بخشی از مقاله
چکیده
توان گلیچ توان از دست رفته و مصرفشدهای است که توان گلیچ حدودا نصف توان پویای مصرفی یک مدار قابل پیکربندی را تشکیل میدهد. گلیچ در واقع یک خطای گذرای سیستمی است که در بسیاری حالات کشف و حذف آن بسیار مشکل است.از آنجا که گلیچ ها با آمدن سیگنال ساعت رفع میشوند، اشکالی در رفتار مدارهای همگام - سنکرون - ندارند، اما موجب افزایش چشمگیر توان مصرفی پویا میشوند. این مقاله به بررسی راهکارهای کاهش توان گلیچ میپردازد.
-1 مقدمه
مصرف توان در مدارهای مجتمع و تراشه های قابل پیکربندی1 بصورت ایستا و پویا است. مصرف توان ایستا به جریان نشتی در ترانزیستورها وابسته است و توان پویا در تغییر حالت سیگنالها - گذار - 2 از صفر به یک ویا برعکس صرف میشود. این گذارها میتوانند بصورت گذارهای عملکردی و گلیچ3 باشند. گلیچ از تأخیرهای نامتوازن در ورودیهای یک گیت ناشی میشوند.
در [8] تخمین زده زده شده که مصرف توان گلیچ %4 تا - %73 بطور متوسط - %22 توان پویای مدارهای قابل پیکربندی راشامل میشود، از این رو، کاهش توان گلیچ تأثیر بسزایی در کاهش توان مصرفی مدارهای مجتمع و قابل پیکربندی دارد .[3,4,5,8,14] مدارهای خطلوله4دارای توان گلیچ کمتری هستند [11] چرا که فلیپفلاپ مدار را مجددا راهاندازی میکنند. میانگین توان مصرفی گلیچ میتواند به 30 درصد برسد. روش آمیختن حلقهها[2]5در مدارهایی که دارای حلقههای ترکیبی زیادی هستند برای کاهش توان گلیچ به کار میرود. این روش الگوریتم در فاز سنتزابزارهای طراحی کامپیوتری کار میکند و میتواند توان گلیچ را به 50 درصد کاهش دهد. در [12] یک روش کاهش گلیچ بر اساس حالات بیاهمیت6 ارائه شده است.
-2 کاهش توان گلیچ با استفاده از افزودن تأخیر
گلیچ زمانی رخ میدهد که مسیر غیرمتوازن در ورودیهای مدارهای ترکیبی وجود داشته باشد. روش سرراست برای کاهش گلیچ به تأخیر انداختن سیگنالهای ورودی سریع است به طوری که زمان ورود یکسان با سیگنالهای دیگر پیدا کنند.[14,6,7]شکل a-1 نشان میدهد چگونه یک تأخیر متفاوت بین سیگنال ورودی در گیت انحصاری1 باعث ایجادگلیچ در خروجی میشود. اضافه کردن یک عنصر تأخیر [6,7] قبل از ورودی سریع که معادل زمان رسیدن متفاوت در سیگنال ورودی است، گلیچ را در خروجی حذف میکند.همانگونه که در شکل b-1 نشان داده شده است که عنصرهای تأخیر قابل برنامهریزی به ورودیهای بلاک منطقی برای کاهش سینگال ورودی سریع اضافه شده است.
شکل-1حذف گلیچ ها با افزودن تأخیر
شکل -2 عناصر تأخیر قابل برنامهریزی
شکل 2 نشان میدهد عنصرهای تأخیر قابل برنامهریزی را که استفادهشده است. عنصر تأخیر از وارونگر با دو حالت ساختهشده است که اولی آن مقاومتهای پایینبر2وبالابر3 دارد که به وسیله ترکیببندی بیتهای حافظه ایستا کنترل شدهاند. اگر ترانزیستورهای گذرگاه در شبکه پایینبروبالابر فعال شدند مقاومت مربوط آن کنار گذاشته میشد با استفاده از بیتهای کنترل مدار میتواند برای داشتن تأخیر 1 - T k که T تأخیر به وجود آمده به وسیلهی مقاومت R است، برنامهریزی شود که از آن برای شارژ یا شارژ کردن خازن C استفاده میشود و K تأخیر ناشی از کنار گذاشتن مقاومتها و وارونگرأست. اضافه کردن این عنصرهای تأخیر قابل برنامهریز به معماری یک مدارهای قابل پیکربندی روی افزایش مساحت و توان مصرفی مدارهای قابلپیکربندی تأثیر میگذارد. از اینرو، طراحان باید از مصالحه هنگام اضافه کردن الان تأخیر قابل برنامهریزی آگاه باشند، چرا که ممکن است ذخیره توان مصرفی توسط عنصرهای تأخیر اضافهشده مصرف شوند.
شکل -3 عناصر تأخیر در مدارهای قابل پیکربندی
باید روی چندین معماری مختلف برای پیدا کردن عنصر تأخیری که بیشترین ذخیرهسازی توان و کمترین مساحت و توان مصرفی و سربار تأخیری را داشته باشد تحقیق شود.آزمایش انجامشده با اضافهکردن عنصرهای تأخیر قابل برنامهریزی به ورودی بلاکهای منطقی نتیجه این است که این معماری بیشترین ذخیرهی توان و کمترین سربار را دارد..
بر اساس معماری نشان دادهشده در شکل 3، سه پارامتر مختلف راه رسیدن به ذخیرهسازی توان بیشتر با سه بار کمتر نیاز است. اولین پارامتر مقدار تأخیر گام است. که عنصرهای تأخیر تولید میکنند - min-in - این پارامتر نتیجهی وارد شدن عنصر تأخیر را اعمال میکند عنصرهای تأخیر با گام بزرگ میتوانند مسیر را متوازن کنند، اما مشکلی که ظاهر خواهد شد تأخیرهای مختلف کوچک است. دومین پارامتر مقدار بیشترین تأخیر قابلدستیابی به وسیلهی عنصرهای تأخیر قابل برنامهریزی است - mox-in - سومین پارامتر تعداد عنصرهای تأخیر مورد استفاده به ازای هر جدول جستجو است
