پاورپوینت مولد های فرکانسی عدد صحیح

بخشی از پاورپوینت

اسلاید 1 :

مولد های فرکانسی عدد صحیح
10.1 ملاحظات عمومی
10.2 مولد فرکانسی عدد صحیح ساده
10.3 رفتار نشست
10.4 تکنیک های کاهش مولفه های ناخواسته
10.5 مدولاسیون بر پایه PLL
10.6 طراحی تقسیم کننده
Behzad Razavi, RF Microelectronics.
Prepared by Bo Wen, UCLA

اسلاید 2 :

نمای کلی فصل
Settling Behavior
Spur Reduction Techniques
In-Loop Modulation
Offset-PLL TX
Pulse-Swallow Divider
Dual-Modulus Dividers
CML and TSPC Techniques
Miller and Injection-Locked Dividers

اسلاید 3 :

ملاحظات عمومی: چرا ما به مولد های فرکانسی نیاز داریم؟
مولد فرکانسی وظیفه ی تنظیم دقیق فرکانس LO را دارد.
جابه جایی بسیار اندک باعث نشت قابل توجه تداخل گر توان بالا در کانال مطلوب میشود.

اسلاید 4 :

اختلاط متقابل
فرکانس خروجی مضربی از فرکانس دقیق Fref است.
باند های کناری: با عبور از مخلوط کننده پایین بر، کانال های مورد نظر با حامل و تداخلگر نیز با باندهای کناری کانوالو خواهد شد.

اسلاید 5 :

مثالی از اختلاط متقابل و اینترمدولاسیون
A receiver with an IIP3 of -15 dBm senses a desired signal and two interferers as shown in figure below. The LO also exhibits a sideband at ωS, corrupting the downconversion. What relative LO sideband magnitude creates as much corruption as intermodulation does?
To compute the level of the resulting intermodulation product that falls into the desired channel, we write the difference between the interferer level and the IM3 level in dB as
(The IM3 level is equal to -90 dBm.) Thus, if the sideband is 50 dB below the carrier, then the two mechanisms lead to equal corruptions.

اسلاید 6 :

زمان قفل
زمان نشست به طور مستقیم از زمان در دسترس برای مخابره کم خواهد شد.
زمان قفل معمولا به عنوان زمانی در نظر گرفته میشود که فرکانس خروجی در بازه ی معینی از مقدار نهایی اش قرار بگیرد.

اسلاید 7 :

مثالی از زمان قفل
Solution:
If the power amplifier remains on, then the LO frequency variations produce large fluctuations in the transmitted carrier during the settling time. Shown in figure above, this effect can considerably corrupt other users’ channels.
During synthesizer settling, the power amplifier in a transmitter is turned off. Explain why.

اسلاید 8 :

مولد فرکانسی عدد صحیح ساده
در مدل فرکانسی عدد صحیح فرکانس خروجی مضربی صحیح از فرکانس مرجع Fref است.
فرکانس مرجع Fref باید برابر با فاصله کانال مورد نظر باشد و همچنین باید بزرگترین مقسوم علیه مشترک F1 و F2 نیز باشد.

اسلاید 9 :

مثالی از فرکانس مرجع و انتخاب ضرایب تقسیم
Compute the required reference frequency and range of divide ratios for an integer-N synthesizer designed for a Bluetooth receiver. Consider two cases: (a) direct conversion, (b) sliding-IF downconversion with fLO = (2/3)fRF
(a)Shown in (a), the LO range extends from the center of the first channel, 2400.5 MHz, to that of the last, 2479.5 MHz. Thus, even though the channel spacing is 1 MHz, fREF must be chosen equal to 500 kHz. Consequently, N1 = 4801 and N2 = 4959.
(b) As illustrated in (b), in this case the channel spacing and the center frequencies are multiplied by 2/3. Thus, fREF = 1/3 MHz, N1 = 4801, and N2 = 4959.

اسلاید 10 :

رفتار نشست: سویچینگ کانال
یک تغییر در نسبت تقسیم پسخور باعث جهش مولد از یک کانال به کانال بعدی میشود.
میتوانیم عمل ضرب در(1 –ε/A) را به عنوان یک تابع پله از f0 به f0(1 – ε/A)در نظر بگیریم به طوریکه گویا یک جهش در -(ε/A)f0 خواهیم داشت.

اسلاید 11 :

بدترین حالت نشست و مثالی از خطا
بدترین حالت زمانی رخ میدهد که فرکانس خروجی مولد از کانال اول یعنی N1fREF, به آخرین کانال یعنی N2fREF, وبلعکس جهش کند.
In synthesizer settling, the quantity of interest is the frequency error, Δωout, with respect to the final value. Determine the transfer function from the input frequency to this error.
The error is equal to ωin[N -H(s)], where H(s) is the transfer function of a type-II PLL (Chapter 9). Thus,

اسلاید 12 :

محاسبه زمان نشست
فرض کنید: N2 - N1 << N1
اگر نسبت تقسیم از N1 به N2, جهش کند این تغییر معادل با یک تابع پله در فکانس ورودی به اندازه Δωin = (N2 - N1)ωREF =N1 است.
برای اینکه خطا نرمالیزه شده کمتر از یک مقدار مشخص مثل آلفا شود، داریم:
که برای مثال , if ζ=

اسلاید 13 :

مثالی از محاسبه زمان نشست
A 900-MHz GSM synthesizer operates with fREF = 200 kHz and provides 128 channels. If ζ= , determine the settling time required for a frequency error of 10 ppm.
The divide ratio is approximately equal to 4500 and varies by 128, i.e., N1 ≈ 4500 and N2 - N1 = 128. Thus,
or
While this relation has been derived for ζ = , it provides a reasonable approximation for other values of ζ up to about unity. How is the value of ζωn chosen? From Chapter 9, we note that the loop time constant is roughly equal to one-tenth of the input period. It follows that (ζωn)-1 ≈ 10TREF and hence
In practice, the settling time is longer and a rule of thumb for the settling of PLLs is 100 times the reference period.

اسلاید 14 :

روش های کاهش مولفه ناخواسته: آیا تغییر عرض ترانزیستور موثر است؟
Solution:
A student reasons that if the transistor widths and drain currents in a charge pump are scaled down, so is the ripple. Is that true?
This is true because the ripple is proportional to the absolute value of the unwanted charge pump injections rather than their relative value. This reasoning, however, can lead to the wrong conclusion that scaling the CP down reduces the output sideband level. Since a reduction in IP must be compensated by a proportional increase in KVCO so as to maintain _ constant, the sideband level is almost unchanged.

اسلاید 15 :

تکنیک های کاهش مولفه های ناخواسته: حذف تموج با اضافه کردن یک کلید
Vcont برای بازه کوچکی مختل میشود وبعد از آن برای بقیه بازه ورودی تقریبا ثابت است.
آرایش اول یک PLL ناپایدار را نتیجه میدهد.
ساختار دوم یک PLL پایدار را بدست می دهد.
(a) (b)

اسلاید 16 :

پایدار سازی یک PLL با افزودن K1 به تابع انتقال VCO
تابع انتقال PLL نوع دوم درجه دوم
Can we realize:
to obtain a zero?
K1 در واقع نشان دهنده ی یک طبقه با تاخیر متغیر است که دارای بهره K1 می باشد.

اسلاید 17 :

پایدار سازی یک PLL با افزودن K1 به تابع انتقال VCO (Ⅱ)

اسلاید 18 :

پایدار سازی یک PLL با افزودن K1 به تابع انتقال VCO : اصلاح ساختار
یک فلیپ فلاپ با زمان بندی را میتوان بین خط تاخیر و PFD وارد کرد تا نویز فاز خط تاخیر را از بین ببرد.

اسلاید 19 :

مدولاسیون بر اساس PLL : مدواسیون داخل حلقه
در حالت کلی یک فیلتر حالات گذار حوزه ی زمان را تاحدی نرم میکند و در نتیجه پهنای باند لازم کاهش می یابد.
چنین سیستمی در ابتدا مسیر داده باند پایه را غیر فعال میکند و PLL را فعال می کند که باعث میشود فرکانس خروجی در NFref تنطیم شود.

اسلاید 20 :

تغییرات امپدانس ورودی بافر
Architecture above requires periodic “idle” times during the communication to phase-lock the VCO
The output signal bandwidth depends on KVCO, a poorly-controlled parameter.
The free-running VCO frequency may shift from NfREF due to a change in its load capacitance or supply voltage
برای برطرف کردن معظلات مطرح شده VCOمی تواند در حین دریافت داده باند پایه همچنان قفل باقی بماند.
طراحی باید یک حلقه بسیار آهسته را دارا باشد تا مدولاسیون فاز مورد نظر در خروجی توسط PLL اصلاح نشود.