بخشی از مقاله
*** این فایل شامل تعدادی فرمول می باشد و در سایت قابل نمایش نیست ***
سازی در طراحی مدارات مجتمع دیجیتال CMOS مد جریان توسط الگوریتم ژنتیک
چکیده
در این مقاله با استفاده از الگوریتم ژنتیک یک روش طراحی جهت محاسبه ابعاد ترانزیستورها در مدارات مجتمع دیجیتال CMOS منطق مد جریان Current Mode Logic ارائه شده است. برای پیاده سازی الگوریتم محاسباتی ژنتیک از نرم افزار MATLAB استفاده شده است و به منظور بررسی اعتبار نتایج محاسبات تئوری حاصل از اجرای این الگوریتم در طراحی مدارات پایه مجتمع دیجیتال CMOS مد جریان، پس از استخراج عناصر پارازیتیک از نرم افزار MATLAB ، شبیه سازیهای مداری از نرم افزارHSPICE در تکنولوژی CMOS 0.18µm، استفاده می شود که نتایج شبیه سازیها دقت عملکرد الگوریتم پیشنهادی را تصدیق می کنند.
کلید واژه- الگوریتم ژنتیک، VLSI، مدارهای مجتمع دیجیتال،تاًخیر انتشار، منطق مد جریان، .CMOS
-1 مقدمه
امروزه تأخیر (سرعت) و توان مصرفی دو پارامتر مهم در طراحی مدارات مجتمع می باشند، بطوریکه تمامی سعی طراحان کاهش مقدار این دو پارامتر و افزایش کارایی مدار است ولی بدلیل تضاد ذاتی که بین این دو پارامتر وجود دارد در سالهای اخیر بطور فزاینده ای رویکردهای سنتی در جهت طراحی مدارهای با توان کم و سرعت بالا تغییر کرده است و طراحان در جستجوی روشهای نوین برای غلبه بر این تضاد می باشند؛ از اینرو روش ارائه شده در این مقاله بعنوان یک ابزار نوین در طراحی اتوماتیک، با بدست آوردن مقدار بهینه برای ابعاد ترانزیستورها می تواند کمک شایانی در جهت طراحی مدارهای مجتمع دیجیتال با توان کم و سرعت بالا باشد. خاطر نشان می شود با ابعاد ترانزیستورهای بدست آمده توسط الگوریتم ارائه شده، بهبود قابل توجهی در سطح ناحیه سیلیکون (مساحت اشغالی تراشه) نیز حاصل می شود.[4-1]
به طور کلی، طراحی ابعاد ترانزیستورها یکی از مراحل ضروری و اساسی در طراحی مدارات مجتمع VLSI، می باشد و با توجه به کاربرد این مدارات در محاسبات با کارایی بالا، ارتباطات از راه دور و صنایع مصرفی الکترونیک، اهمیت آن بیشتر آشکار می شود.[5]
به لحاظ پیاده سازی مدارات منطق مد جریان [8] CML، مزایای قابل ملاحظه ای بر مد ولتاژ خواهند داشت. به همین دلیل دامنه تغییرات خطای سیستم بستگی مستقیم با ولتاژ تغذیه دارد. در پیاده سازی مد جریان، مساله وابستگی به منبع تغذیه کمتر است و همچنین به دلیل داشتن دو خاصیت ذاتی مقدار و جهت برای جریان، اعداد مثبت و منفی به وسیله یک جریان، قابلیت نمایش را خواهند داشت.[6]
اتصالات میان مداری در مدارات VLSI مهمترین مانع جهت افزایش سرعت و کاهش حجم، به دلیل تاخیرهای RC مدار می باشد. تا جایی که در طراحی های مدرن بیش از نیمی از فضای اشغال شده به دلیل اتصالات میان مداری می باشد. به همین منظور منطق چند ارزشی به صورت بالقوه توانایی کاهش میزان این اتصالات و همچنین تعدا عناصر فعال را خواهد داشت، همچنین با استفاده از منطق چند ارزشی، میزان اطلاعات ارسالی از هر سیم به مقدار قابل ملاحضه ای افزایش می یابد. این مساله باعث افزایش کارایی مدار به لحاظ سرعت و حجم تراشه خواهد شد. مدارات مد جریان بهترین انتخاب جهت پیاده سازی منطق چند ارزشی می باشد.[7-5]
به طور کلی، با کاهش ابعاد ترانزیستورها سطح اشغالی مدار کم می شود، بنابراین امکان مجتمع سازی بیشتر بوجود می آید، اما از طرفی برای کاهش تأخیر و افزایش سرعت عملکرد مدار بایستی مقدار ظرفیت خازن بار Cload کم شود و یا نسبت ظاهری عرض ترانزیستور به طول آن W/L، بزرگ انتخاب گردد و به علاوه ولتاژ تغذیه نیز بزرگ انتخاب شود، اما از آنجا که مقدار ولتاز تغذیه را تکنولوژی ساخت مشخص می کند و در انتخاب ظرفیت خازن بار هم دارای محدودیت هستیم (عموما این خازن از طبقات مداری بعدی تأثیر می گیرد) لذا، از بین پارامترهای نامبرده فقط ابعاد ترانزیستور به عنوان تنها پارامتر طراحی در اختیار طراح قرار دارد، ولی از طرفی هر قدر که اندازه ترانزیستورها بزرگتر شود، جریان ترانزیستور افزایش یافته و توان مصرفی ایستا و پویا مطابق رابطه 1)،( 2 و در پی آن توان مصرفی کل مطابق رابطه((3، افزایش پیدا می کند:[8-5]
در روابط فوق Ii ، جریان ترانزیستور iام و VDD ولتاژ تغذیه و Pdynamicنشان دهندهً توان مصرفی پویا می باشد.
بنابراین با توجه به تضادی که بین تأخیر، توان و سطح اشغالی ناحیه سیلیکون وجود دارد انتخاب ابعاد مناسب،((W/L ترانزیستور، که در روشهای معمول و یا طراحی سنتی (دستی) توسط عامل انسانی انجام می شود، عـلاوه بر اینکه یک روند زمانبر می باشد، همواره نیازمند تخصص بالا و وجود یک طراح خبره است؛ از اینرو روش پیشنهادی در این مقاله با استفاده از الگوریتم ژنتیک به عنوان یک ابزار بهینه سازی، ابعاد ترانزیستورها را، برای حداکثر استفاده از ناحیه سیلیکون و حداقل مقدار تأخیر و توان ، در کمترین زمان ممکن محاسبه می کند1]،.[4
اعمال الگوریتم پیشنهاد شده بروی مدارات دیجیتال مد جریان و مشاهده نتایج حاصل می تواند بیانگر توانایی روش فوق در زمینه طراحی اتوماتیک مدارات مجتمع دیجیتال و گیت های منطقی باشد زیرا گیت های منطقی پیچیدهً CMOS تلفیقی از گیتهای پایه استاندارد می باشند و بنابراین بسیاری از اصول بکار رفته در طراحی و تحلیل گیتهای دیجیتال پایه می تواند مستقیما به مدارهای منطقی پیچیده تر اعمال شوند.[3-6]
در ادامه مقاله ابتدا در بخش دوم مقدمه ای از الگوریتم ژنتیک و روابط طراحی آن خواهیم داشت ، در بخش سوم روابط تاخیر انتشار در مدارات مد جریان CMOS، در بخش چهارم نتایج شبیه سازی مدارات در HSPICE و همچنین الگوریتم ژنتیک در MATLAB گزارش شده است ارائه می شود.
-2 الگوریتم ژنتیک و روابط طراحی
الگوریتم ژنتیک (GA) یک تکنیک برنامه نویسی در علم کامپیوتر برای یافتن راه حل بهینه و مسائل جستجو است که از تکامل ژنتیکی بعنوان یک الگوی حل مسئله استفاده می کند. مسئله ای که باید حل شود ورودی است و راه حلها طبق یک الگو کدگذاری می شود و تابع برازندگی (Fitness) راه حلهای کاندید را ارزیابی می کند که اکثر آنها بصورت تصادفی انتخاب می شوند. این الگوریتم ورودی هایی که به جواب بهینه نزدیکترند را نگه داشته و از بقیه صرفه نظر می کند، به همین خاطر در بهینه سازیهای مهندسی بهتر از سایر روشها کار می کند جواب قابل قبولی را بر می گرداند که به جواب بهینه بسیار نزدیک است1]،4،12،.[14
در این مقاله ورودیهای الگوریتم عرض ترانزیستورها Wn، Wp و خازن بارCL و منبع تغذیه Vdd در نظر گرفته شده و بوسیله یک رنج اولیه توسط کاربر مقدار دهی می شوند، در اینجا Wnنشان دهـندهً عـرض ترانزیستورهای ماسـفت نوع n وWp نشان دهندهً عرض ترانزیستورهای ماسفت نوعp و CL خازن بار می باشد. رنج اولیه ورودی ها برای گیت های پایه مطابق جدول (1)، در نظر گرفته شده است.[8-5]
عملکرد این الگوریتم برای محاسبه مقادیر خروجی بر اساس یک سری روابط تأخیر انتشار، رابطه توان مصرفی پویا و یک تابع برازندگی مناسب می باشد که در ادامه این روابط آورده شده است.
-3 روابط تأخیر انتشار
روابط تأخیر انتشار برای گیت NOT و BUFFER، به عنوان مدار پایه مجتمع دیجیتال مد جریان به صورت زیر می باشد:[8]
همانطور که در شکل (1) مشاهده می شود گیت معکوس کننده و بافر مد جریان از جفت ترانزیستور های تفاضلی تشکیل شده، به ترتیب M1) و(M2، M3) و( M4 همچنین دارای بارهای فعال و ابعاد یکسان می باشند، در قسمت بالا دو ترانزیستور PMOS قرار دارد که ورودی گیت آن به صفر متصل است. جفت ترانزیستور تفاضلی NMOS ورودی های گیت آن ورودی های مدار می باشند همچنین خروجی های تفاضلی مدار در قسمت Vo1 و Vo2 می باشد.[8]
که در این روابطه Tp تأخیر انتشار در مدل معادل سیگنال-کوچک گیت NOT است. Rd برابر است با مقدار نوسان ولتاژ Vswing که تقسیم بر 2 برابر جریان Iss می باشد، gm هدایت انتقالی برای دو سر ولتاژ تفاضلی، Cgd خازن بین گیت و درین، Cdb خازن بین درین و بالک برای NMOS و PMOS می باشد و CL خازن بار خروجی می باشد.[8]
همانطور که در شکل ( (3 مشاهده می شود گیت XOR از ورودی تفاضلی که شامل دو سلول ترانزیستور (M3,M4) NMOS و (M6,M5) تشکیل شده است، ترانزیستورهای M1 و M2 ورودی گیت آن با دریافت ورودی متفاوت برای تحریک مدار استفاده می شوند.
با تحریک سیگنال ورودی به ترانزیستورهای M1 و M2 که ورودی گیت آن B و Bbar می باشد باعث ایجاد مسیر جریان Iss به سمت صفر می شوند درجفت ترانزیستور های تفاضلی خروجی مدار با صفر شدن در یک سمت باعث ایجاد مسیر در طرف دیگر((On شدن خروجی مدار می شود ، ورودی یک به A و ورودی یک به B حالت تفاضلی بین ترانزیستور های (M3,M4) و (M6,M5)، به وجود می آید که در خروجی مدار در قسمت سمت راست Vo1 نمایان می شود.
همچنین روابط تأخیر انتشار برای یک گیت XOR مد جریان، با 2 ورودی به این صورت خواهد بود:[8]
تاخیر برای سوئیچ کردن ترانزیستور های بالایی مدار XOR باعث ایجاد جریان بایاس می شود که به طور مستقیم وارد ترانزیستور M3 وM4 می شود و از طریق ترانزیستور M1 و منبع جریان Iss که به صفر متصل است هدایت می شود .[8]
در این روابط تأخیر انتشار Tp در مدل معادل سیگنال-کوچک گیت XOR به دو حالت می باشد، Tp1 برای HigherTransistor می باشد و Tp2 برای حالت Lower Transistor است.
Rp برابر است با مقدار (Vswing/2Iss)، gm هدایت انتقالی برای دو سر ولتاژ تفاضلی، Av بهره مدار می باشد که در این مقاله 4 در نظر گرفته شده[13]، Cgd خازن بین گیت و درین، Cdb خازن بین درین و بالک، Cgs خازن بین گیت و سورس برای NMOS و PMOS می باشد و CL خازن بار خروجی می باشد.
همچنین مقادیر پارامترهای موجود در روابط فوق در تکنولوژی CMOS 0.18µm، بشرح زیر است:
-1-3 رابطه توان مصرفی
clk،Fنشان دهندهً فرکانس پالس ساعت ورودی است و مقدار آن با در نظر گرفتن این موضوع که تأخیر انتشار بایستی خیلی کوچکتر از نصف دوره تناوب باشد، بشکل زیر تعریف می شود:
در اینجا، Tpav متوسط زمانی است که تغییرات سیگنال از ورودی به خروجی انتشار پیدا می کند.[3-5]
-2-3 معرفی تابع برازندگی
تابع برازندگی که برای ارزیابی جوابها در الگوریتم ژنتیک مورد استفاده در این مقاله در نظر گرفته شده است بصورت زیر می باشد.
که Y(i) بیانگر توان مصرفی پویا و متوسط تأخیر انتشار در حالت i ام و و W(i) وزن داده شده به آنها می باشد.روند اجرای الگوریتم به این شکل است که ابتدا یک دسته n تایی از ورودی ها با توجه به رنج اولیه ورودیها، بصورت تصادفی انتخاب و بر اساس آنها روابط تأخیر انتشار و توان مصرفی پویا محاسبه می شوند، سپس جوابهای بدست آمده بر اساس تابع برازندگی انتخاب شده مورد ارزیابی قرار گرفته و ورودی هایی که به ازاء آنها تابع برازندگی در مرتبه بالاتری قرار گرفته باقی مانده و بقیه حذف می شوند، ورودی های باقی مانده با هم ترکیب شده و الگوریتم با نسل جدیدی از ورودیهای ترکیب شده به کار خود ادامه می دهد تا جایی که دیگر نتایج بهتر حاصل نشود14] ،.[12 جدول((3، نتایج حاصل از اجرای این الگوریتم در طراحی گیت های پایه NOT، BUFFER و XOR را به ازاء مقادیر جدولهای (1) و (2) و با فرض (تعداد ورودیها) N=2 نشان می دهد.[8]
-4 نتایج شبیه سازی
در این قسمت نتایج بدست آمده از اجرای الگوریتم پیشنهادی بروی مدار NOT، BUFFER و XOR مد جریان شکل(3،(1 برای رسیدن به خواسته های زیر با استفاده از الگوریتم ژنتیک ارائه شده است.
پس از اجرای الگوریتم در نرم افزار MATLAB، و بدست آوردن مقادیر بهینه برای پارامترهای طراحی خواسته شده، پارامترهای بردار کروموزوم به صورت مقادیر ارائه شده در جدول1، محاسبه شده است.
سپس با استفاده از مقادیر بدست آمده از الگوریتم ژنتیک، مدار در نرم افزار HSPICE مورد شبیه سازی قرار گرفت که نتایج شبیه سازیهای مداری در نرم افزار HSPICE و همچنین پارامترهای طراحی محاسبه شده توسط الگوریتم پیشنهادی در نرم افزار MATLAB در جدول 3، ارائه گردیده است.
