بخشی از مقاله
طراحی و بهینه سازی فلیپ فلاپ فعال شونده با پالس با توان مصرفی کم و سرعت بالا جهت استفاده در TDC
چکیده - امروزه مبدلهای زمان به دیجیتال به دلیل دقت و سرعت بالای آنها و برطرف کردن مشکلات حوزه آنالوگ، مورد توجه ویژه ای قرار گرفته اند. در این مقاله فلیپ-فلاپ بهینه شده جهت استفاده داخل ساختار TDC پیشنهاد شده است. این فلیپ-فلاپ فعال شونده با پالس قادر به clock gating میباشد و توان مصرفی کمتر و سرعت بیشتری نسبت به سایر فلیپ-فلاپهای مشابه خود دارد. با توجه به اینکه در فلیپ-فلاپ پیشنهاد شده مدار جداگانهای تولید پالس ساعت را انجام میدهد، میتوان مدار مولد پالس را به صورت اشتراکی بین چندین لچ استفاده کرد، که کاهش بیشتر توان مصرفی را در پی دارد. کلیه شبیه سازیهای مریوط به 32 TDC بیتی توسط نرم افزارHSPICE با فناوری 90nm CMOS انجام شده است که نتایج حاصل شده نشان میدهد مبدلی که از فلیپ-فلاپ پیشنهادی در ساختار آن استفاده شده نسبت به مبدلی که از فلیپ-فلاپ دیگری داخل ساختار آن استفاده شده، دارای 14/8% بهبود در کاهش توان مصرفی و 12/3% بهبود در مقدار ) PDP حاصل ضرب توان و تاخیر) میباشد.
کلید واژه- فلیپ-فلاپ، لچ، مبدل تاخیر به دیجیتال (TDC)، مبدل آنالوگ به دیجیتال(.(ADC
-1 مقدمه
در تکنولوژی VLSIجهـت کـاهش تـوان تلفـاتی و افـزایش سرعت، کاهش ابعاد به صورت مـداوم در حـال اجـرا مـیباشـد و بایستی تمام پارامترها از جمله ابعاد و ولتاژها به صورت متناسـب کوچک شوند .[1] در کنار تمام مزایای کاهش ابعـاد، بـا کـاهش ولتاژ تغذیه کارکرد مدارات و بلوکهای آنالوگ دچار اختلال شده یا دقـت لازم را نخواهنـد داشـت. اخـتلال در عملکـرد مـدارهای آنــالوگ و در نتیجــه عملکــرد نامناســب مبــدلهــای آنــالوگ بــه دیجیتال در ولتاژهای پـایین، اسـتفاده از ایـن مـدارها را مشـکل کرده و در واقع نتیجه نامطلوب قطع ارتباط مدارات دیجیتـال بـا دنیای بیرون را در پی دارد .[2]
از طرف دیگر در بسیاری از زمینههـای مهندسـی و علمـی اندازهگیری فاصلههای زمانی کوچـک مـورد نیـاز اسـت. در ایـن کاربردها نیز، شمارنده با دقت و سرعت بالا مورد نیاز است، که در مدارات دیجیتال امروزی قابل حصول نیستند. یک راه حل بـرای موارد ذکر شده استفاده از مبدلهای زمان بـه دیجیتـال (TDC) میباشد.
عملکرد مبدل TDC یک مدار آسـنکرون اسـت کـه انـدازه-گیری زمـان بـین دو رخـداد را انجـام مـیدهـد و تفـاوت آن بـا
شمارنده در دقت بالای آن است. ایده اصلی سـاخت TDCهـا بـر مبنای استفاده از خط تـاخیر مـیباشـد کـه ایـن خـط تـاخیر از تعدادی المان تاخیر و تعـدادی المـان حافظـهدار تشـکیل شـده است. المان تاخیر معمولاً گیت بافر و المـان حافظـه دار، فلیـپ-فلاپ است. دقت این TDCهـا وابسـته بـه میـزان تـاخیر بـافر و سرعت آنها نیز وابسته به سرعت فلیپ-فلاپ میباشد 3]،.[4
با توجه به اینکه آینده فن آوری به سمت مجتمـع سـازی و کاهش بیشتر ولتاژ تغذیه حرکت میکند، مسئله سرعت و میـزان توان تلفاتی از اهمیت ویژهای برخوردار بوده و مبـدلهـای TDC تمام دیجیتالی دارای ضرورت میباشند. در طراحی این مبدلهـا نیز المان حافظهدار نقش کلیدی در ساختار و عملکرد آنهـا دارد .[3] این مقاله به المان حافظهدار سریع مناسب جهت استفاده در داخل ساختار مبدل TDC پرداخته، سپس با ساخت یـک مبـدل 32 TDC بیتی عملکرد آن در داخل این مبدل مورد بررسی قرار گرفته است. روند ارائه مطالب به این صورت اسـت کـه در بخـش دوم، ساختار یک مبدل TDC خطـی مـورد بررسـی قـرار گرفتـه سپس در بخش سوم، فلیپ-فلاپی که جهت استفاده در سـاختار TDC طراحی و بهینه شده مورد بررسـی قـرار مـیگیـرد. بخـش چهارم حاوی شـبیهسـازیهـا و نتـایج حاصـل از آنهاسـت و در بخش پنجم خلاصه مطالب همـراه بـا نتیجـه گیـری آورده شـده است.
-2 معرفی و بررسی ساختار مبدل زمان به دیجیتال خطی
مبدل زمان به دیجیتـال، فاصـله زمـانی مـابین دو سـیگنال زمانبندی را اندازهگیری کرده و به شکل یـ ک عـدد دیجیتـال در خروجی ارائه میدهد. دو ورودی اصلی که سیگنالهای زمانبندی هستند، شروع و پایان اندازه گیری را معین میکنند و به ترتیـب سیگنالهای start و stop نامیده میشوند. پس از اتمـام تبـدیل و پردازش لازم، نتیجه اندازه گیری که یـک عـدد دیجیتـال اسـت، خروجی مبدل میباشد.
با توجه به توصیف فوق، ساده ترین مبدل زمان به دیجیتال، می تواند شمارنده دیجیتال باشد. اما جهت دستیابی بـه TDC بـا دقت بالا به شمارندهای با فرکانس بالا نیاز است. به عنوان مثـال، اندازهگیری با دقت چند ده پیکوثانیه نیازمند شمارنده و مـدارات کنترلی است که قادر به کار در محدوده چند گیگاهرتز باشند که به لحاظ مصرف توان به صرفه نبوده، یا با امکانـات امـروزی قابـل حصول نیست. یک راه حل جایگزین، اندازه گیری فاصـله زمـانی در دو مرحله است. در مرحلهی اول کـه انـدازهگیـری کـم دقـت نامیده میشود، فاصله دو سیگنال ورودی به وسیله یک شـمارنده استاندارد سنجیده میشود که دقتی در حد چند میکرو ثانیـه تـا چند ده ثانیه دارد، در مرحله دوم که اندازهگیـری دقیـق نامیـده میشود، تفاضل زمانی ورودی و زمان اندازهگیـری شـده توسـط مرحله اول، با دقت بالایی در حد چند پیکـو ثانیـه تـا چنـد صـد پیکو ثانیـه انـدازه گیـری مـیشـود. بـرای انجـام مرحلـه دوم از پیکربندیهای خط تـاخیر [7-5] CMOS اسـتفاده مـیشـود. از آنجایی که روشهای مبتنی بر خـط تـاخیر CMOS بـه صـورت تمام دیجیتال بوده، بیشترمورد توجه قرار گرفته اسـت. چـون در این ساختارها از تاخیر یک بافر منطقـی بـه عنـوان واحـد زمـانی استفاده میشود، تاخیر این المان مشخص کننده مقدار رزولوشن مدار است.
شکل 1 ساختار مرکزی یک مبدل زمان به دیجیتـال خطـی را نشان میدهـد کـه متشـکل از تعـدادی بـافر و المـان حافظـه دار(فلیپ-فلاپ ) است. در یک مبدل n بیتی، متناسـب بـا تعـداد بیت ها، 2n بافر مورد نیاز است که با اتصال به صورت سری، یـک خط تاخیر تشکیل میدهند. همچنین در این ساختار 2n فلیـپ-فلاپ مورد نیاز است که ورودی هر فلیپ -فلاپ بـه محـل اتصـال بافرها در خط تاخیر متصل میشود.[3]
شکل 2 اصل اولیه در عملکرد این مبدلهـا را نمـایش مـی-دهد. سیگنال start به خط اول و سیکنال stop به خـط دوم وارد میشوند، لبه بالارونـده سـیگنال start شـروع بـازه زمـانی و لبـه بالارونده سیگنال stop پایان بازه زمانی را تعیین میکند. عملکرد این مدار بدین صورت است که سیگنال start به وسیله المانهای تاخیر و به اندازه تاخیری ناشی از هر بافر به سـمت جلـو شـیفت داده میشود. در هر مرحله در لبه بـالا رونـده سـیگنال stop کـه همان پالس ساعت فلیـپ -فـلاپ اسـت از سـیگنال start نمونـه-برداری شده و این مقادیر توسط فلیپ-فـلاپهـا نگهـداری مـی-شوند، در نتیجه، خروجی این مبـدل در ایـن مرحلـه رشـته ای از صفر و یک میباشد. مقدار اولیه فلیپ -فلاپها صفر منطقی است و مطابق شروط زمانی تنها در صورتی مقدار یک را ذخیـره مـی-کنند که شروط زمانی برآورده شود. لذا با بررسی رشته خروجی و در نظر گرفتن تاخیر بافرها، محلی که مقدار خروجـی از یـک بـه صفر تغییر میکند نشان دهنده فاصله زمانی بین سیگنال start و سیگنال stop است .[3] بـا بررسـی عملکـرد ایـن مبـدل، نقـش کلیدی فلیپ-فلاپ در ساختار TDC مشخص میشود.
شکل :2 نمایش عملکرد TDC خطی
با توجه به اینکه توان مصرفی، فضای اشـغال شـده و مقـدار تاخیر مدار تا حد زیادی وابسته به عملکرد فلیپ-فلاپ است، لـذا لازم است مدار مناسبی برای این قسمت طراحی و بهینه شود. از اینرو در ادامه، تمرکز بر روی طراحی فلیپ-فلاپ مناسب جهـت استفاده در ساختار TDC میباشد.
-3 بررسی ساختار فلیپ-فلاپ مناسب جهت استفاده درTDC
المان کلیدی در ساختار TDC ،المانهای حافظه دار (لچ یا فلیپ -فلاپ) میباشد که بدلیل محدودیت عملکرد لچ، از فلیپ-فلاپ در طراحی ساختار TDC استفاده میشود.
فلیپ-فلاپها از نظر ساختار مداری به دو دسته فلیپ-فلاپهای پایه-پیرو و فلیپ -فلاپهای فعال شونده با پالس تقسیم میشوند. فلیپ-فلاپهای پایه -پیرو نیز دارای دو طبقه نگهدارنده مستقل پایه و پیرو هستند که یکی از آنها در زمان یک بودن پالس ساعت و دیگری در زمان صفر بودن پالس ساعت فعال میشوند .[11-8] علیرغم سادگی کارکرد، فلیپ-فلاپهای پایه-پیرو دارای مدارات داخلی پیچیده بوده، لذا توان مصرفی و تاخیر زیادی دارند.
در مقابل، فلیپ-فلاپهای راهاندازی شونده با پالس،در حقیقت لچ×های حساس به سطح پالس ساعت هستند که با یک پالس با عرض کم و کنترل شده فعال میشوند. در این فلیپ-فلاپها سیگنال پالس ساعت ورودی به یک مدار مولد پالس اعمال شده و در لبه پالس ساعت، یک پالس با عرض مناسب تولید میشود که فلیپ-فلاپ با این پالس تحریک میگردد .[14-12] در این فلیپ -فلاپها، دو روش برای تولید پالس باریک مورد نیاز وجود دارد: در روش اول پالس باریک توسط مدارات داخلی لچ تولید میشود و در روش دوم، مدار جداگانهای تولید پالس را انجام میدهد. در روش دوم میتوان مدار مولد پالس را به صورت اشتراکی بین چندین لچ استفاده کرد، که میتواند موجب کاهش بیشتر توان مصرفی بشود .[15] از این ویژگی برای بهینه سازی مدار فلیپ-فلاپها، جهت کاربرد در ساختار داخلی TDC استفاده شده است.
همچنین در مواقعی که مقدار ورودی فلیپ-فلاپ بدون تغییر و مشابه حالت ذخیره شده قبلی است نیازی به اعمال پالس ساعت به مدار نیست. با بررسی عملکرد و ساختار داخلی مبدل TDC مشاهده میشود که مشابه بودن ورودی و خروجی بسیار محتمل بوده و از اینرو لازم است طراحی مدار فلیپ-فلاپها دارای قابلیت clock gating باشند که کاهش بیشتر توان مصرفی را نتیجه خواهد داد.
شکل 3 ساختار فلیپ-فلاپ CPEFF را نمایش میدهد .[16] این مدار شامل یک مولد پالس برای تولید کردن پالس با پهنای بسیار باریک و یک لچ برای نمونه برداری و ذخیره اطلاعات می-باشد. عملکرد مدار بدین صورت است که قسمت مولد پالس که شامل ترانزیستورهای N2 و N3 میباشد، شبیه یک گیت AND
دو ورودی برای کنترل دشارژ ترانزیستور N2 عمل میکنند، از اینرو به جز در لبه های گذرای پالس ساعت، ورودیهای گیت AND مکمل یکدیگر هستند و گره Z را در بیشتر زمانها در سطح منطقی صفر نگه میدارند. در لبه بالا رونده پالس ساعت جفت ترانزیستورهای N2 و N3 روشن میشوند و منطق یک به گره Z انتقال مییابد و به اندازه تاخیر اینورتر I1 ترانزیستور N1 روشن خواهد ماند. در نتیجه پالس با پهنای کم توسط مدار مولد پالس تولید و به لچ اعمال میشود.
در این طراحی جهـت ثابـت نگـه داشـتن منطـق گـره X از ترانزیســتور pull up ضــعیف P1، و بــه منظــور حــذف تغییــرات غیرضروری در گره X از ترانزیستور N4 استفاده شـده اسـت کـه این ترانزیسـتور تحـت کنتـرل سـیگنال Q-fdbk مـیباشـد و در صورتی که مقدار ورودی در لبه بالا رونده پالس ساعت در سـطح منطقی "1" باقی بماند هیچ دشارژی در خروجی اتفاق نمیافتد. ترانزیستور P3 معمولا خاموش است، زیرا گره X در اکثر زمانهـا دارای سطح منطقی "1" است، فقط زمانی که منطق گره X برابر با "0"باشد ترانزیستور P3 روشن و مقدار ولتاژ گره Z اصلاح شده و از سطح Vdd-Vth به Vdd ارتقا پیدا میکند 17]،.[16
شکل :3 مدار فلیپ-فلاپ CPEFF
شکل 4 سـاختار فلیـپ-فـلاپ پیشـنهادی کـه موسـوم بـهConditional Pulse CGCPEFF (Clock GatingEnhancement Flip Flop) است را نشان میدهد. در ایـن مـداربا اضافه کردن ترانزیستور N7 به مـدار قبلـی عملکـرد آن جهـت استفاده در مبدل TDC بهبود داده شده است.
مقدار ورودی در سطح یک باقی بماند، به علت وجود ترانزیسـتور N4 گره X دشارژ نمیشود و لذا مقدار توان مصرفی کاهش مـی-یابد.
-4 نتایج شبیه سازی
در جهت بررسی عملکرد مدار فلیپ-فلاپ پیشنهادی، مدار یک مبدل 32 TDC بیتی در تکنولوژی 90 نانو متری CMOS طراحی شده و فلیپ-فلاپ پیشنهادی، CGCPEFF، در داخل ساختار این TDC به کار رفته است. تمام شبیه×سازیها با مدل-های تکنولوژی پیشگویانه PTM صورت گرفته است .[18] در تکنولوژی مورد استفاده، ولتاژ تغذیه اعمال شده به مدار برابر با 1/2 ولت است و دما 25 درجه فرض شده است.
در این بخش ابتدا به بررسی عملکرد و نتـایج شـبیه سـازی مدار فلیپ -فلاپ پیشنهادی پرداخته میشود. شکل 5 مدل مورد استفاده در شبیه سازی فلیپ-فـلاپ جهـت انـدازهگیـری مقـدار پارامترها را نشان میدهد. جهت ایجاد شرایطی مشابه با شـرایط کارکرد مدارات واقعی، بـرای انـدازه گیـری مقـدار setup time و hold time، پالس ساعت و داده ورودی بـا Fan-in معـادل چهـار معکوس کننده پایه و Fan-out خروجی معادل 2 معکوس کننـده پایه به مدار اصلی اعمال شده است.
شکل 6 نتایج شبیه سازی شامل، شکل موج پـالس سـاعت، پالس باریک تولیـد شـده توسـط pulse generator، شـکل مـوج ورودی، فیدبک خروجی، شکل مـوج خروجـی و گـره X فلیـپ-فلاپ پیشنهادی را نمایش میدهد. در لبه بالارونده پالس ساعت، پالس با پهنای کم توسط pulse generator تولید و توسـط لـچ از داده های ورودی نمونه برداری میشود. همچنین در صورتی کـه
شکل 7 نمودار فاصله زمانی بین پالس ساعت و خروجـی بـر حسب فاصله زمانی بین ورودی و خروجی فلیپ-فلاپ پیشنهادی جهت یافتن مقدار setup time و hold time را نمایش مـیدهـد. مقدار setup time و hold time فلیپ-فلاپ برابر بـا %10 فاصـله زمانی بین پالس ساعت و خروجی در نظر گرفته شده است .[19] همانطور که در شکل مشاهده میشود مقـدار setup time بسـیار به صفر نزدیک است که این امر باعث افزایش دقت و سرعت مدار میشود.
