بخشی از مقاله
خلاصه
در این مقاله یک مقایسهکنندهی دینامیکی با توان مصرفی کم و سرعت بالا ارائه شدهاست. در این ساختار با اعمال نصف ولتاژ تغذیه به خروجیهای مقایسهکننده در فاز اولیه عملکرد، معیار تاخیر در عملکرد مقایسهکننده، در مقایسه با ساختار مرسوم با کاهش 37 درصدی همراه بوده است. همچنین، در ساختار ارائه شده از تکنیک کاهش توان مصرفی در فاز مقایسه استفاده شده است. شبیه سازیهای مربوطه در تکنولوژی 180nm CMOS و ولتاژ تغذیهی 1/8 ولت انجام شده است و توان مصرفی در حدود 165ʽW، حساسیت به تاخیر 53ps/dec و همچنین آفست6/75mV حاصل شده است.
.1 مقدمه
مقایسهکننده یکی از بلوکهای پایه ای در مبدلهای آنالوگ به دیجیتال است که وظیفهی مقایسهی دو سیگنال آنالوگ را برعهده دارد.[1] بسیاری از مبدلهای پر سرعت آنالوگ به دیجیتال نظیر مبدلهای فلش، به مقایسهکنندههایی با سرعت بالا و توان مصرفی کم نیازمند هستند. بنابراین یکی از چالشهای موجود در طراحی این بلوک مهم از مدارهای الکترونیکی، دستیابی به توان مصرفی کم و سرعت عملکرد بالا میباشد.[2] امروزه تلاشهای زیادی در راستای کاهش توان مصرفی مورد استفاده قرار گرفته است از طرفی نیاز به سرعت عملکرد بالا، منجر به معرفی تکنیکهایی در راستای افزایش سرعت و کاهش تاخیر شده است
مقایسه کننده های دینامیکی مرسومترین ساختار در میان سایر ساختارها میباشند. در این نوع مقایسهکنندهها به دلیل صفر بودن توان مصرفی ایستا، بخش عمدهی مصرف توان را توان دینامیکی تشکیل میدهد. از طرف دیگر، به دلیل وجود بازخورد مثبت در خروجیها، مقایسهکنندههای دینامیکی از سرعت تصمیمگیری بالایی برخوردار هستند.[8-6] مقایسهکنندههای دینامیکی را میتوان در دو ساختار مقایسهکنندههای دینامیکی با یک منبع تغذیه و مقایسهکنندهای دینامیکی با دو منبع تغذیه، دستهبندی کرد.
دسته دوم این ساختار، نمونهی بهبودیافتهی مقایسهکنندههای مرسوم با یک منبع تغذیه میباشند چرا که درجهی آزادی بیشتری را برای بهینه سازی و مصالحه میان سرعت عملکرد، توان مصرفی و آفست، بوجود میآورند. از طرف دیگر، کاهش تعداد ترانزیستورهای انباشته شده نسبت به دستهی اول، امکان عملکرد صحیح در ولتاژهای تغذیهی پایین را نیز فراهم میکند.
در این مقاله یک مقایسهکنندهی دینامیکی با اعمال تکنیکهایی به منظور بهبود توان مصرفی و کاهش تاخیر عملکردی ارائه شدهاست.
شکل - 1 مقایسهکنندهی دینامیکی مرسوم با دو منبع تغذیه
.2 توصیف مدار
در این بخش ابتدا به توصیف و بررسی عملکرد مقایسهکنندههای دینامیکی مرسوم پرداختهمیشود. سپس، مقایسهکنندهی پیشنهادی و تکنیک کاهش تاخیر در آن، ارائه میگردد و در نهایت به تشریح روش بهبود توان مصرفی در مقایسهکنندهی پیشنهادی پرداخته میشود.
الف. مقایسه کنندهی دینامیکی مرسوم با دو منبع تغذیه
یک مقایسهکنندهی دینامیکی مرسوم در شکل1 نمایش داده شده است. در این ساختار وجود دو ترانزیستور Tail توان مصرفی ایستا را به صفر رسانده اند. در مدار مقایسه کننده در فاز اولیه و زمانی که پالس ساعت برابر صفر باشد، گرههای میانی از طریق ترانزیستورهای M2,M4 به مقدار Vdd رسیده و موجب صفر شدن مقدار خروجیهای مثبت و منفی میشوند. اما در فاز ثانویه که مقایسه در آن صورت میگیرد، مقدار پالس ساعت برابر با یک منطقی - Vdd - خواهد بود.
بنابراین، گرههای میانی از طریق ترانزیستورهای ورودی دشارژ میشوند. سرعت دشارژ شدن این گرهها وابسته به مقدار ولتاژهای ورودی اعمال شده می باشد. اگر ورودی مثبت مقدار بزرگتری نسبت به ورودی منفی داشته باشد، سرعت دشارژ گره میانی از طریق ورودی مثبت بیشتر خواهد بود. به عبارت دیگر ترانزیستورM5 نسبت به ترانزیستورM7 سریعتر قطع خواهد شد و به تبعیت از آن، گره خروجی مثبت با سرعت بیشتری نسبت به گره خروجی منفی شارژ خواهد شد. این روند تا زمانی ادامه پیدا خواهد کرد که حلقهی بازخورد مثبت در خروجی مقایسهکننده، یکی از ورودیها را یک منطقی تشخیص دهد و با سرعت تصمیم گیریکرده و به خروجی منفی صفر، و به خروجی مثبت یک - منطقی - اعمال نماید. روند عملکردی مشابه در مواردی که ورودی منفی بزرگتر از ورودی مثبت باشد نیز وجود خواهد داشت و خروجی معتبر را ارائه خواهد کرد.
ب. مقایسهکنندهی دینامیکی پیشنهادی
سرعت عملکرد مدار مقایسهکننده در گسترهی عظیمی از کاربردها مورد نظر است. به منظور افزایش سرعت و همچنین کاهش زمان تاخیر در تصمیمگیری، ساختار جدید در شکل2 ارائه شده است.
شکل- 2 مقایسهکنندهی دینامیکی پیشنهاد شده
در ساختار پیشنهاد شده، به منظور افزایش سرعت عملکرد مقایسهکننده، در فاز اول و زمانی که پالس ساعت برابر با یک منطقی است، گرههای میانی fp وfn از طریق ترانزیستورهای M2,M4 با شارژ خازنهای پارازیتی موجود در گرهها به مقدار Vdd رسیدهاند. به این ترتیب گرههای خروجی از طریق دو ترانزیستورM6,M8 به مقدار Vrefمیرسند. در این طرح مقدار Vref نصف مقدار ولتاژ تغذیه است. به این ترتیب در فاز اولیه گرههای خروجی به اندازهی برابر شارژ شدهاند.
در فاز مقایسه و زمانی که سطح پالس ساعت صفر منطقی باشد، گرههای میانی از طریق دو ترانزیستور ورودی با سرعت غیر یکسان شارژ میشوند. سرعت شارژ شدن گرههای میانی به مقدار ورودیها وابسته است. به این ترتیب با افزایش ولتاژ خازنهای پارازیتی موجود در گرههای میانی، گرههای خروجی از طریق دو ترانزیستور M5,M7 دشارژ میشوند.
سرعت دشارژ در این بازه به میزان ولتاژ گرههای میانی وابسته است که ولتاژ آنها نیز به میزان ولتاژهای ورودی وابسته هستند. از طرف دیگر گرههای خروجی از طریق ترانزیستورهای M6,M8 با سرعتی متناسب با ولتاژهای ورودی در حال شارژ شدن هستند. به این ترتیب گره میانی در سمتی که ورودی کوچکتری دارد سریعتر شارژ میشود.
