بخشی از مقاله
*** این فایل شامل تعدادی فرمول می باشد و در سایت قابل نمایش نیست ***
مقایسه کننده دینامیکی سرعت بالا با توان مصرفی کم برای عملکرد در مبدل آنالوگ به دیجیتال خط لوله ای
چکیده
در این مقاله مقایسه کننده دینامیکی طراحی شده که طبقه قفل شونده (latch) و ترانزستورهای ورودی برای کاهش نویز و افزایش دقت مقایسه کننده، توسط دو اینورتر از هم جدا شده اند. از طرف دیگر در فاز عملکرد طبقه قفل شونده ترانزستورهای ورودی جریانی از خود عبور نمی دهند، بنابراین توان مصرفی استاتیکی مدار صفر است. در مقایسه کننده ارائه شده تنها از یک کلاک استفاده شده که مشکلات ایجاد کلاک قرینه و رساندن آن در داخل تراشه به مقایسه کننده وجود ندارد. با استفاده از ایجاد فیدبک مثبت دو گانه در مدارسرعت آنرا افزایش دادیم و از ایجاد پدیده متااستابیلیتی در آن جلوگیری شده است. مقایسه کننده دارای سرعت هشت گیگا هرتز می باشد و عدد توان مصرفی ضربدر تاخیر مدار در فرکانس یک گیگا هرتز برابر 1.49(10^-14) می باشد. مدار در تکنولوژی 180nm CMOS طراحی و شبیه سازی شده است.
کلید واژه: مقایسه کننده، اینورتر، قفل شونده ، متااستابیلیتی.
-1 مقدمه
در دنیای امروزی که تقاضا برای استفاده از ادوات قابل حمل با مصرف باتری کم در حال افزایش است ، حرکت طراحان به سمت متدولوژیهای با مصرف توان کمتر برای کاربردهایی با دقت و سرعت بالا می باشد.کاهش مصرف توان را معمولا می توان با حرکت به سمت فیچر سایز های کوچک ایجاد کرد. اما با حرکت به سمت فیچر سایزهای کوچک تغییرات پروسه ساخت و غیر خطینگی های دیگر عملکرد کلی مدار را تحت تاثیر قرار می دهند. نمونه چنین طراحی هایی در مبدل های آنالوگ به دیجیتال را می توان یافت.[11] مبدل های آنالوگ به دیجیتال (ADCs) بطور وسیعی در کاربردهایی نظیر سیستم های ذخیره دیتا ، لینک های سریع دیتا و سیستم های اندازه گیری سرعت بالا استفاده می شوند .[3] یکی از مهمترین بلوک های مبدل های آنالوگ به دیجیتال
(ADCs) ،مقایسه کننده ها هستند که بسته به نوع کاربرد آنها طراحی های مختلفی دارند. در طراحی های پیشین برای مبدل های فلش و خط لوله ای از مقایسه کننده هایی همراه با پیش تقویت کننده استفاده می شد. عمده ترین مشکل این مقایسه کننده ها مصرف توان بالا در آنها می باشد. برای غلبه بر این مشکل از مقایسه کننده های دینامیکی استفاده می شود. این مقایسه کننده ها در طول هر کلاک ساعت یک بار عمل مقایسه را انجام می دهند و بدین ترتیب در مصرف توان صرفه جویی می شود. چنین مقایسه کننده هایی را می توان در مبدل های خط لوله ای بکار برد. نوع سنتی مقایسه کننده ها، مقایسه کننده های حلقه باز هستند. این مقایسه کننده ها، تقویت کننده های بدون جبرانسازی هستند که دارای سرعت بالایی می باشند. مهمترین مشکل این مقایسه کننده ها توان مصرفی بالای آنها است چون در این نوع مقایسه کننده ترانزیستورهای ورودی برای ایجاد بهره همیشه در ناحیه اشباع بایاس می شوند.[10] مزیت این تقویت کننده ها این است که ولتاژ آفست ناشی از عدم انطباق بلوک قفل شونده، به واسطه بهره، در ورودی مقایسه کننده
کم است. ولی در کاربردهایی نظیر مبدل آنالوگ به دیجیتال خط لوله ای اغلب از تکنیک هایی مثل تکنیک تصحیح خطای دیجیتالی استفاده می شود و برای یک طبقه از یک مبدل با رزولوشن n بیت، ولتاژ آفست می تواند در حدود باشد که مقدار ماکزیمم ولتاژ ورودی مدار منهای ولتاژ مد مشترک است.[2] بنابراین در طراحی مقایسه کننده ما روی سرعت و توان مصرفی آن تمرکز کردیم. برای طراحی یک مقایسه کننده تعیین مقدار بهره و خطینگی مدار چندان مد نظر نیست و پارامترهای مهم در آن ولتاژ آفست، سرعت، پدیده متااستابیلیتی، و نویز kickback در مدار است و همیشه یک بده بستانی بین این پارامترها وجود دارد. با توجه به مطالب اشاره شده طراحی بر اساس سرعت بالا و توان مصرفی کم درمدار انجام شده است.
-2 طراحی مدار
سرعت مقایسه کننده ها توسط اینورترهای طبقه قفل شونده تعیین می شود بطوریکه هر چقدر زمان شارژ و دشارژ خازنهای این قسمت از مدار کوچک تر باشد ما سرعت بیشتری را تجربه می کنیم. به عبارتی دیگر در مقایسه کننده های دینامیکی به علت عملکرد ترانزیستورها در ناحیه خطی، مدار در حالت سیگنال بزرگ عمل می کند و سرعت مدار تحت تاثیر نرخ چرخش است. بدیهی است هر چقدر خازنها کوچکتر و جریان شارژ و دشارژ بیشتر باشد سرعت بالاتری داریم. از طرفی می توان نشان داد که فرکانس قطع بهره واحد یک ترانزیستور( ) بطور معکوس با مربع طول ترانزیستور متناسب است.
که در آن L طول مؤثر کانال، ولتاژ گیت-سورس می باشد.بنا
به رابطه بالا سعی برآن داشتیم که تمامی طول های ترانزیستورها را در طراحی ثابت و کوچک در نظر بگیریم تا ضمن سهولت در لی آوت با افزایش پهنای باند سرعت عملکرد مدار را بالا ببریم. کوچک کردن سایز ترانزیستورهای قفل شونده باعث ایجاد ولتاژ آفست در ورودی مقایسه کننده می شود.
تغییرات ناگهانی و تغییر وضعیت اینورترها در طبقه قفل شونده باعث ایجاد نویز kickback در ورودی مقایسه کننده می شود. یک راه حل برای جلوگیری از ایجاد این نویز در ورودی استفاده از پیش تقویت کننده هاست ولی چون ترانزیستورهای ورودی مقایسه کننده طراحی شده در ناحیه خطی بایاس هستند ما از دو اینورتر بین ترانزیستورهای ورودی و طبقه قفل شونده استفاده کردیم تا با جدا کردن این دو طبقه از ایجاد نویز kickback در ورودی جلوگیری کنیم.
اگر جریان اینورترهای طبقه قفل شونده با هم برابر باشند در خروجی مقایسه کننده متااستابیلیتی رخ می دهد.[11] مقایسه کننده به گونه ای طراحی شده است که هنگام تصمیم گیری طبقه قفل شونده جریان اینورتر ها با هم متفاوت باشد و این عمل توسط فیدبک مثبت دو گانه انجام می گیرد. بدین صورت که در شکل((1 اگر ولتاژ ورودی اعمالی به گیت ترانزیستور M1 بیشتر از ولتاژ رفرنس باشد این ترانزیستور جریان اینورتر خروجی منفی را از خود عبور می دهد و در همین زمان با تغییر ولتاژ ورودی اینورتر مربوطه باعث تغییر حالت در خروجی می شود. با توجه به اینکه ولتاژ گیت ترانزیستور M2 کمتر از M1 است، جریانی به مراتب کمتر از آن عبور می کند و این به خاطر بایاس ترانزیستور ها در ناحیه خطی است که جریان ترانزیستور وابسته به ولتاژ گیت است. پس اختلاف جریان ایجاد شده بین دو اینورتر مانع از ایجاد متااستابیلیتی می شود. همچنین زمانی که تاخیر مدار از زمان نشست قابل دسترس بیشتر شود این مشکل در مدار روی می دهد و ما با افزایش سرعت مدار کمک به حذف متااستابیلیتی کردیم. یکی دیگر از چالش ها در طراحی مدارات مجتمع ساخت کلاک های غیر همپوشان و توزیع کلاک در داخل مدارات است. در طراحی ارائه شده تنها از یک کلاک ساعت استفاده شده است.
-3نتایج شبیه سازی
طرح ارائه شده برای مقایسه کننده در شکل (1) نشان داده شده است و جدول شماره (1) نتایج شبیه سازیها را نشان می دهد. در این جدول مدار طراحی شده با کارهای ارائه شده در مقالات، مقایسه شده است.
مقایسه کننده دینامیکی طراحی شده دارای ولتاژ مد مشترک
0.9-0.3 است و تا فرکانس کلاک 1.5 گیگا هرتز می تواند از ورودی
نمونه برداری کند در فاز باز نشانی طبقه قفل شونده، با استفاده از
جریان عبوری از ترانزیستورهای ورودی تقریباً صفر می شود و اینورترها به حالت تعادل می روند. با اضافه کردن این ترانزیستور سرعت مقایسه کننده در حدود ده الی پانزده درصد افزایش یافته است.
جدول شماره (1)
جدول شماره (2)
مقادیر طول و عرض کانال ترانزیستورها که با HSPICE شبیه سازی شده اند در جدول شماره((2 آورده شده است.
ترانزیستورهای PMOS در اینورترهای طبقه قفل شونده یا در قسمت های دیگر مدار استفاده می شود و سرعت این ترانزیستور ها در مقایسه با سرعت ترانزیستورهای NMOS درتعیین سرعت کلی مدار بسیار تاثیر گذارند. بنابراین طراحی بگونه ای است که در گوشه های تکنولوژی کمترین تغییرات را داشته باشیم. نتایج شبیه سازیها در گوشه
