بخشی از مقاله
چکیده - در این مقاله، یک جمع کننده 8 بیتی سرعت بالا با توان پایین به روش CLA با استفاده از منطق دینامیک در مد جریانی - DyMCML - جهت افزایش حفظ امنیت، محرمانگی و اصالت اطلاعات در صنایع نظامی- هوائی طراحی شده است. با ایجاد یک زمین مجازی در گیتهای این جمع کننده به وسیله یک خازن در منبع جریان، جریان استاتیک حذف شده که نتیجه آن کاهش توان مصرفی است. این جمع کننده با استفاده از نرم افزار HSPICE با پارامترهای سطح 49 در تکنولوژی 0/6 mCMOS شبیهسازی شده است. نتایج شبیهسازی نشان میدهد که تاخیر در بدترین حالت 2/5ns است و توان مصرفی آن در 125MHz در حدود 2/7mW است. مقادیر توان، تاخیر، حاصل ضرب توان- تاخیر و حاصل ضرب انرژی- تاخیر این جمع کننده طراحی شده به ترتیب 4، 2، 8 و 16/66 برابر نسبت به جمع کننده MODL و نسبت به جمع کننده CPL به ترتیب 1، 7، 5/6 و 4/5 برابر بهبود یافته است.
-1 مقدمه
با گسترش روزافزون تبادل اطلاعات از طریق انواع شبکههای ارتباطی، حفظ امنیت، محرمانگی و اصالت اطلاعات از مهمترین ضروریات سیستمهای ارتباطی در صنایع نظامی- هوائی است. با رشد بسیار سریع استفاده از انواع پردازندهها، انواع حملات پیچیده جهت شکستن محرمانگی یا خدشه دار کردن امنیت نیز گسترش مییابد.معمولاً الگوریتمهای رمزنگاری امن هستند و شکستن آنها با استفاده از توانهای محاسباتی و پردازشی تقریبا غیر ممکن است اما امروزه نوع و ماهیت تهدیدات امنیتی به-مراتب خطرناکتر و قدرتمندتر از گذشته سامانههای امنیتی را مورد هجوم قرار میدهند.
از آنجا که پیشرفت سریع میکروالکترونیک امکان مجتمعسازی در ابعاد بسیار ریز را فراهم ساخته است، تقریبآ تمام یا مهم ترین قسمتهای یک ابزار دیجیتال یا الکترونیکی بر روی تراشه پیادهسازی میشود. با مطرح شدن حملات سخت افزاری، بسیاری از الگوریتمهای معروف امنیتی براحتی و با هزینهای بسیار کمتر و در مدت زمانی بسیار کوتاه تر شکسته میشوند. هنگامی که سخت افزار در حال پردازش و رمز کردن اطلاعات است، میتوان کلید رمزنگاری را با حملات کانال جانبی در حین انجام عملیات رمز از طریق توان مصرفی سخت افزار و یا تشعشعات الکترومغناطیسی ساطع شده از آن به کمک تحلیلهای آماری و تکنیکهای رمزشکنی بدست آورد.
عمده توان مصرف شده در تکنولوژی CMOS هنگامی اتفاق می-افتد که ترانزیستورها بین حالت روشن و خاموش سوئیچ می-کنند. مصرف توان یک گیت CMOS عمدتآ مجموع دو مولفه توان پویا و ایستا است. ترانزیستورها در حالت سوئیچینگ توان پویای قابل ملاحظهای مصرف میکنند. از آنجائیکه مصرف توان پویا با تعداد بیتهایی که سوئیچ میکنند همبسته است، لذا می-توان مقدار مخفی را در عملیات رمزنگاری حدس زد.
توان ایستای یک گیت نیز عمدتآ به بایاس ورودیها و گرههای درونیش بستگی دارد، لذا مصرف توان ایستا با آخرین مقدار محاسبه شده توسط آن گیت نیز همبستگی خواهد داشت. پس میتوان از رابطه بین توان ایستای مصرف شده توسط گیت و آخرین مقدار محاسبه شده توسط گیت استفاده کرد تا یک مقدار مخفی در یک عملیات رمزنگاری حدس زده شود. لذا به حداقل رساندن توان مصرفی یک فاکتور بسیار مهم است، نخستین مسأله در طراحی یک مدار با تلفات توان پایین، شناسایی اجزاء مصرف کننده توان میباشد. از آنجائیکه جمع کننده یکی از اجزای اصلی یک پردازنده است و در آن از 1ALUاستفاده می شود. بنابراین عملکرد تمام جمع کننده روی تمام سیستم تاثیر میگذارد 1]، .[2
انواع مختلفی از تمام جمع کنندههای طراحی شده به روشهای استاتیک و دینامیک در گذشته گزارش شده است.[4-2] در میان روشهای مختلف، استفاده از جریان دینامیک برای طراحی مدارات فشرده با سرعت بالا مانند CPU مفید است.[5] گیتهای DyMCML با ترکیب منطق MOS در مد جریانی - 2MCML - با خانوادههای منطق دینامیک حاصل شده است.[6] این خانواده با بهرهگیری از طرح مد جریانی، توان دینامیکی را کاهش و عملکرد را بهبود داده است7]،.[8 مهمترین عیب این تکنیک استفاده از خازن C1 است زیرا این خازن نقش زمین مجازی را دارد و مقدار آن به مقدار خازن خروجی، اتصالات خروجی و تعداد انشعابات خروجی بستگی دارد.
در پروسههای ریزمیکرومتر page6 - DSM - مقدار این خازن بیشتر میشود بطوریکه بکارگیری از این روش برای تکنولوژیهای بیشتر از 0,6 غیر ممکن میگردد. بعنوان مثال سطح اشغالی ترانزیستور C1 در پروسه 0,6 برای یک گیت معکوس کننده DyMCML با 8 خروجی سطحی برابر با 10 2 میباشد که معادل %4 کل سطح گیت است.[7] در این مقاله، یک تمام جمع کننده 8 بیتی به روش CLA با منطق DyMCML در تکنولوژی 0/6 m CMOS طراحی شده است.
پارامترهای توان، تاخیر، حاصل ضرب توان-تاخیر - 3PDP - و حاصل ضرب توان-انرژی - 4EPP - با استفاده از نرم افزار HSPICE با پارامترهای سطح 49 محاسبه شده است و نتایج آن با تمام جمع کنندهای منطقهای 5CPLو 6MODLمقایسه شدهاند. در بخش 2 این مقاله اساس منطق DyMCML بیان میشود. در بخش 3 جمع کننده CLA عنوان میگردد و معماری جمعکننده در قسمت 4 توضیح داده خواهد شد. نتایج شبیهسازی در قسمت پنجم بیان میگردد. نتیجهگری نیز در بخش 6 عنوان گردیده است.
-2 منطق DyMCML
سرعت مدارات MCML از مدارات منطقی دیگر بیشتر است زیرا فقط از ترانزیستورهای NMOS در این مدارات استفاده شده است. ترانزیستورها NMOS در این مدارات هرگز به ناحیه قطع نمیروند و در نواحی اشباع و خطی کار میکنند. سوئینگ ولتاژ خروجی در مدارات MCML کم میباشد. بنابراین اثرات بین سیگنالهای مجاور کم خواهد بود از طرف دیگر استفاده از یک منبع جریان سبب کاهش نویز سوئینگ و تغییرات ناخواسته تغذیه میشود .
بنابراین از MCML میتوان برای کاهش تداخل بین مدارات دیجیتال و آنالوگ استفاده نمود7 ]،9،. [10 تلفات توان مدارات CMOSدر فرکانسهای بالا نسبت به MCML بیشتر است ولی در فرکانسهای پایین منطق CMOS بهتر است.[Error> Reference source not found.] به عنوان مثال یک گیت معکوسکننده با منطقهای CMOS و MCML با مشخصات Vdd=5V، fanout=2، L=0.6um و W=0.8um طراحی و شبیهسازی شده است. در شکل - - 1 نتایج حاصل از این شبیهسازی به صورت نمودار نشان داده شده است طبق این شکل توان مصرفی MCML با افزایش فرکانس ثابت میماند، بنابراین توان مصرفی MCML در فرکانسهای بالا کمتر از CMOS خواهد شد. محدودیتهای تکنولوژی 0,6 اجازه نمایش این پدیده، در فرکانسهای بالا را نمیدهد.
مقدار خازن C1 نیز به میزان مقدار سوئینگ ولتاژ خروجی و شکل - 2 - پایه و اساس معماری گیت منطقی DyMCML را ظرفیت خازن خروجی بستگی دارد14]،.[13 نشان می دهد. ورودی و خروجیهای این ساختار شبیه ساختار MCML به صورت زوج تفاضلی است و از بخشهای زیر تشکیل شده است که شامل: یک بلوک MCML برای ارزیابی تابع منطق، مدار شارژ اولیه شامل ترانزیستورهای Q2، Q3 و Q4، یک قفل کننده جهت حفظ ارزش منطقی بعد از فاز ارزیابی شامل ترانزیستورهای Q5 و Q6، مدار و ترانزیستورهای Q1 و C1 جهت ایجاد منبع جریان میباشد.
عملکرد این ساختار بدین صورت است که ترانزیستور Q1 در سطح صفر پالس ساعت خاموش میشود و ترانزیستورهای Q3 و Q4 برای شارژ گرههای خروجی به Vdd و ترانزیستور Q2 برای دشارژ خازن C1 روشن میشوند. در سطح یک پالس ساعت، ترانزیستور Q1 روشن و ترانزیستورهای Q3 و Q4 خاموش میشوند و شبیه یک منبع جریان عمل میکند تا یک مسیر جریان از خازنهای گرههای خروجی شارژ شده به خازن C1 ایجاد کند این خازن نقش زمین مجازی را دارد. امپدانسهای این دو مسیر جریانی مدار متفاوت است. بنابراین با توجه به منطق تابع ورودیها، یکی از گرههای خروجی از دیگری سریعتر دشارژ میشود.
در فاز ارزیابی، اتصال ضربدری ترانزیستورهای Q5 و Q6 سبب افزایش سرعت مدار و حفظ سطوح منطقی میشوند. همچنین در این فاز گره خروجی که در سطح یک قرار دارد به ولتاژ Vdd-|VTP| افت میکند زیرا ترانزیستورهای لچ خاموش نیست، بعد از فاز ارزیابی این گره به Vdd شارژ میشود. همانطور که ملاحظه شد ترانزیستور Q1 به صورت یک منبع جریان دینامیکی عمل کرده و عبور جریان DC را محدود میکند و با حذف توان مصرفی DC سبب کاهش توان مصرفی گیت میشود.
-3 جمع کننده CLA
برای اینکه نتیجه جمع سریعتر انجام شود، لازم است که سرعت تاخیر انتشار رقم نقلی بیشتر شود. یکی از روشهای که به طور گسترده استفاده می شود، جمع به روش CLA است که در بسیاری از موارد به منظور بهبود سرعت و کاهش توان مصرفی پیشنهاد شده است .[15] الگوریتمهای CLA با قابلیت پیش بینی7 رقم نقلی طراحی شده-اند، یعنی بیت نقلی در هر مرحله منتظر ارزیابی بیت نقلی در مرحله قبلی نیست. برای درک ایده اصلی، مدار شکل - 3 - را در نظر بگیرید.
