بخشی از مقاله
خلاصه
در این مقاله ما، یک ساختار جدید گیت وارونگر پنجارزشی استاندارد SPI - Standard pentary Inverter - مبتنی بر ترانزیستورهای اثر میدانی نانولوله کربنی پیشنهاد کردهایم . این ساختار را خانواده شبهP می نامیم و آن را با خانواده شبه N مقایسه خواهیم کرد.خانواده شبه P از ترانزیستور نوع N به عنوان بار فعال بهره می برد. برای مقایسه، تاخیر انتشار، توان مصرفی و حاشیه نویز نمونهی پیشنهادی را با استفاده از شبیهساز HSPICE بدست آوردهایم، نتایج حاصل نشان میدهند طرح خانواده شبه N تاخیر کمتری دارد و حال آنکه خانواده شبهP توان مصرفی کمتری را شامل می شود.ولی مقدار حاصلضرب تاخیر در توان - PDP - خانواده شبه P از خانواده شبه N کمتر خواهد بود.همچنین بررسی حاشیه نویز نشان میدهد خانواده شبه P حاشیه نویز ایمن تری دارد. به لحاظ تعداد ترانزیستور و مساحت هردو طرح برابرند.
.1 مقدمه
بهطور رایج، طراحی مدارهای دیجیتال با دو سطح منطقی صفر و یک در مبنای دودویی انجام میشود، با این حال میتوان با اضافه کردن چند سطح منطقی دیگر به منطق دودویی تحت عنوان منطق چند ارزشی - MVL - از آن در طراحی مدارهای دیجیتال بهره برد. استفاده از منطق چند ارزشی به دلیل کاهش عملیات ریاضی موجب کاهش سطح تراشه و کاهش توان مصرفی در مقایسه با منطق دو ارزشی خواهد شد.[1]
برخی اعمال پایه در منطق چند ارزشی عبارتند از:LITERAL MIN, TSUM, CYCLE و INVERTER ، که به پیادهسازی آنها در سطح ترانزیستور گیتهای پایه گفته میشود.[1] با اضافه کردن یک یا دو سطح منطقی به منطق دودویی - - Binary به آن منطق سه ارزشی - - Ternary و چهار ارزشی - Quaternary - و پنج ارزشی - Pentary - گفته میشود.
پیادهسازی مداری منطق چند ارزشی عموماً مبتنی بر ترانزیستور MOSFET میباشد، اما در دهه اخیر به دلیل محدودیت مقیاسپذیری ناشی از جریان نشتی [2] این کار با استفاده از ترانریستورهای مقیاس نانو از جمله نانولوله کربنی انجام میشود. این ترانزیستور جریان نشتی همانند MOSFET ندارد ولی از یک جریان خاموش دیگر بنام تونلزنی نوار به نوار - BTBT - رنج میبرد.
ترانزیستور اثرمیدانی نانولوله کربنی - CNTFET - برای پیادهسازی مدارهای منطقی به دلیل عملکرد بالا و توان مصرفی کم گزینه مناسبی میباشد.[5]-[3] از وابستگی ولتاژ آستانه به کایرالیتی - قطر - نانولوله در ترانریستورهای CNTFET میتوان برای تشخیص سطوح مختلف ولتاژ منطق چندارزشی استفاده کرد. روشهای پیاده-سازی متعددی برای طراحی مدارهای منطقی چند ارزشی مبتنی بر CNTFET در نوشتارهای علمی میتوان یافت.
از این میان، روشهای ارائه شده در [6] و [7] بیشتر مورد بررسی قرار گرفتهاند. یک روش دیگرکه در[14] اشاره شده است وبرای طراحی مدارهای منطقی چند ارزشی استفاده شده است ترکیبی از این دو مورد است.در روش پیشنهادی ما نیز از بار منبع جریان برای سطوح مختلف ولتاژ استفاده شده است و در [8] از بار مقاومتی برای سطوح مختلف ولتاژ در خروجی بهره برده است.
ساختار این نوشتار بدین صورت است: در بخش دو پیادهسازی منطق چند ارزشی را مرور کردهایم. طرح جدید خود را برای معکوس کننده پنج ارزشی در بخش سه ارائه داده ایم وبا طرح [6] مقایسه نموده ایم. در بخش چهار به بررسی توان و تاخیر پرداخته، و بررسی حاشیهی نویز را در بخش پنج انجام دادهایم، در نهایت نتیجه گیری خود را از این تحقیق در بخش شش بیان کردیم.
.2 طراحی MVL با بار منبع جریان ودیودی
یک نمونه ترانریستور CNTFET تک دیواره با چهار نانولوله یکسان در شکل 1 آورده شده است .[11]-[9] مدل فشرده مربوط به این افزاره - شکل - 1 در [10] و [11] به چاپ رسیده است، و هردو کد مبتنی بر HSPICE و Verilog-A آن در سایت [9] قابل دریافت - دانلود - است. استفاده از این مدل فشرده، شبیه سازی در هر دو سطح افزاره و مداری را ممکن میسازد.
با استفاده مدل کامل افزاره میتوان اثرات کایرالیتی، طول کانال، تعداد نانولولهها، و ... را در شبیه سازی CNTFET در هر دو کاربردهای سیگنال کوچک - آنالوگ - و سیگنال بزرگ - دیجیتال - فراهم کرد. در این مدل، همچنین غیرایدهآلیهای افزاره از جمله، مقاومت سورس/درین، مقاومت سد شاتکی - SB - ، اثر غربالگری بار بین نانولولههای مختلف - وسط و کناری - ، پراکندگی فونون - صوتی و نوری - و ... لحاظ شده است.
ولتاژ آستانه ترانزیستورهای CNTFET وابسته به کایرالیتی CNT میباشد، البته باید توجه داشت که باقیمانده اختلاف ضرایب کایرالیتی 1 و 2 تقسیم بر سه مخالف صفر باشد تا نانولوله به عنوان نیمههادی عمل کند در غیر این صورت نانولوله فلزی خواهد بود و CNTFET دیگر عملکرد ترانزیستوری نخواهد داشت. شکل2 نیز پیادهسازی گیت وارونگر در منطق سهارزشی با دو روش بار دیودی و بار منبع جریان را نشان میدهد.
در این دو روش از یک منبع تغذیه 0,9 ولت برای ارزشهای منطقی مختلف استفاده شده است. همانطور که در شکل - 2الف - مشاهده میشود CNTFET های TN2 و TN1 با کایرالیتیهای مختلف دارای ولتاژ آستانه متفاوت هستند، ولتاژ آستانه نانو لولهها با کایرالیتیهای 0 - ، - 19 و 0 - ، - 10 به ترتیب برابر با 0,289 ولت ، 0,559 ولت است. کایرالیتی TP1، TP2 و TN2 و همچنین تعداد نانولولهها در هر یک از آنها به نحوی انتخاب شدهاند که بتوان نصف ولتاژ تغذیه - 0,45V - در حالت منطق یک در خروجی ایجاد کرد.
معماری به کار رفته در این روش از نوع خانواده شبه-nFET است یعنی اینکه شبکه بالایی حذف شده و فقط به جای آن یک بار منبع جریان TP1 قرار گرفته است. در شکل - 2ب - دو ترانزیستور TP1 و TN3 که گیت آنها به درین وصل شده و دارای کایرالیتی - 0، - 13 میباشند عملکرد دیودی با افت ولتاژ 0,428 ولت برای ایجاد سطح منطقی یک خواهند داشت. معماری به کار رفته در این روش از نوع خانواده مکمل میباشد یعنی عیناً شبکه nFET پایین در بالا با ترانزیستورهای pFET تکرار شده است.در شکل شماره 3 تحلیل DC نمایش داده شده است.
