بخشی از مقاله
چکیده -
در این مقاله طراحی و پیاده سازی یک فیدبک اکولایزر - DFE - در MDFE را برای کانالهای ضبط مغناطیسی مد نظر داریم. این اکولایزر به صورت کاملاً دیجیتال و با استفاده از ساختار LUT پیادهسازی میگردد. DFEی طراحی شده دارای 11 شاخه است که بیتهای تصمیم قبلی در یک زنجیره تأخیر ذخیره شده و از آنها برای آدرسدهی ساختار LUT استفاده میشود.
با استفاده از تکنیک Look-Ahead سرعت انجام پردازش برای محاسبه بیت تصمیم افزایش داده شده است. پیادهسازی این طرح بر روی آیسیهای FPGA که از مزایا و برتریهای انعطاف پذیری و هزینه کمتر برخوردار هستند از سایر امتیازات این طرح میباشد. برای افزایش سرعت پردازش در محاسبه بیت تصمیم راهکارهایی ارائه گردیده و نتایج آن با نتیجه بدست آمده از طرح اصلی مقایسه شده است.
- 1 مقدمه
امروزه صنعت ذخیره سازی مغناطیسی در جهتی حرکت میکند که بتواند دیتاهایی با چگالی بالا را در فضایی کمتر ذخیره نماید و برای این کار از تکنیکهای مدرنی استفاده می-کند، ولی از آنجا که این کار موجب بروز اثرات نامطلوبی برروی دیتاهای ضبط شده میگردد، لذا لازم است که همگام با پیشرفت صنعت ذخیرهسازی مغناطیسی، از تکنیکهای مناسبی برای جبرانسازی و حذف این اثرات نامطلوب نیز استفاده نمائیم.
در هنگام ذخیرهسازی با حجم دیتای بالا در دیسکهای مغناطیسی مدرن، اثر سمبلهای مجاور بر روی هم موجب بروز پدیده مخرب ISI میشود که نتیجه آن خطای دامنه و شیفت یافتن در هنگام عبور از صفرها میباشد. از این رو تکنیکهایی لازم است تا با استفاده از آنها مسأله ISIی موجود در این دستگاهها جبران شده و مشکلات ناشی از آن مرتفع گردد.
شیوه های آشکارسازی و جبرانسازی گوناگونی ب رای اصلاح عملکرد نامناسب این دستگاهها وجود دارد که به طور کلی میتوان آنها را به دو دسته تقسیم کرد. یک دسته براساس تکنیک آشکارسازی رشته بیت با ماکزیمم احتمال - Partial Response Maximium Likelihood - است. و دسته دیگر که معمولاً در کاربردهای مانند خطوط اشتراکی و شبکههای کامپیوتر استفاده میشود، بر اساس جبرانسازی DFE است که در این مقاله برای دستگاههای ضبط مغناطیسی بکار برده شده است.
مشکل اصلی در این جبرانسازها مسأله آدرسدهی است که در برخی کاربردها مانند این گزارش با استفاده از بیتهای تصمیم قبلی حافظههای RAM آدرسدهی میشوند. از این رو به این جبرانسازها RAM-DFE نیز میگویند. این جبرانسازها یک راهحل جالب برای حذف اثرات ناشی از ISI دارند که علاوه بر راحتی، از عملکرد بسیار خوبی نیز برخوردار هستند.
آشکار سازهای MDFE ساختار یکسانی با آشکارسازهای DFE معمولی دارند ولی عملکرد و تنظیم جبرانساز آن با DFEی معمولی متفاوت است. همانطورکه در شکل - 1 - واضح است، MDFE از یک اکولایزر فوروارد - FFE - و یک اکولایزر فیدبک - FE - تشکیل یافته است، که هدف در این گزارش طراحی و پیادهسازی قسمت DFEی MDFE با استفاده از آیسیهای FPGA است. اکثر MDFEهایی که قبلاً گزارش شدهاند با تکنیک سیگنالهای ترکیبی - - Mixed Signalپیادهسازی میشوند1]، MDFE .[2های پیادهسازی شده با استفاده از تکنیکهای سیگنال ترکیبی اگرچه دارای توان مصرفی کمتر و نیز اندازه چیپ کوچکتری هستند، لیکن به صورت طبیعی نیازمند به تنظیمات خاصیاند تا بتوانند تغییرات پارامترهای طراحی را که ناشی از نوسانات و تغییرات پروسه میباشد را جبران کنند.
همچنین این طرحها قابلیت تبدیل مقیاس را نداشته و با پیشرفت تکنولوژی میبایستی دوباره طراحی شوند. از آنجا که مدارات کاملاً دیجیتال قابلیت پیاده شدن بر روی آیسیهای قابل برنامهریزی FPGA را دارند، میتوانند مزایا و برتریهای این آیسیها نسبت به آیسی-هایASIC که برای پیادهسازی مدارات سیگنال ترکیبی استفاده میشوند را داشته باشند. همچنین مدارات سیگنال ترکیبی نیاز به سخت افزار اضافی دارند تا آفست DC ایجاد شده در ورودی SLICER که ناشی از مدارات آنالوگ است را از بین ببرند که این به پیچیدگی مدار میافزاید.
شکل :1 ساختار کلیMDFE و بلوکهای مورد نیازی که قبل از آن در دستگاه ضبط مغناطیسی لازم است.
-2 پیش زمینه
دیتاهای باینری به شکل یک نمونه و سمبل مغناطیسی شده بر روی دیسک سخت ذخیره میشوند. جهت و چرخش این میدانها نیز توسط دیتای باینری معین میگردد. برای اینکه بتوان تغییرات ایجاد شده در میدان مغناطیسی را حس کرد و پاسخی به آن اعمال کرد از یک هد خوان - Head Reader - برای این کار استفاده میکنیم. پاسخ به تغییرات در نمونه ذخیره شده در دیسک سخت با استفاده از یک پالس مثبت یا منفی صورت میگیرد - این پالسها در هر لحظه که یک گذر دیتا از "0" به "1" و یا بر عکس داریم تولید میشوند - ، که میتوان این پاسخ را توسط تابع Lorentzian به شکل زیر مدل کرد :
که PW50 عرض پالس اندازهگیری شده در میان سطوح نصف دامنه پالسها است. سیگنالی که خوانده میشود جمع آثار این پالسهای Lorentzian است. ذخیرهسازیهای پرحجم، PW50 ای میان 2T و 3T دارند که T زمان تناوب یک بیت میباشد. در بیشتر مواقع - T 2 - Tpw ، بنابراین چگالی مورد استفاده تنها چگالی کانال است و این موجب مسأله ISI در این کانالها میشود.
ماکزیمم مقدار تابع Lorentzian به محل و موقعیت Cursor برمیگردد. مقادیر Precursor ISI و Postcurser ISI به ترتیب به علت نمونههای غیر صفر سیگنال خوانده شده قبل از Curser، و نمونههای غیر صفر سیگنال خوانده شده بعد از Curser ایجاد میشوند. مقدار ISIای که ایجاد میشود معمولاً شدید و اساسی است، زیرا پالس بسیار عریضتر از پریود بیت - T - میباشد.
همانگونه که در شکل - 1 - ملاحظه می-گردد، سیگنال خوانده شده توسط Read Head ابتدا تقویت شده و سپس به یک فیلتر Low Pass ارسال میشود تا نویز خارج از باند را حذف کند. بعد از آن FFE مقدار Precursor ISI را حذف و سپس DFE که از یک اکولایزر فیدبک - FE - و جمع کننده و SLICER تشکیل میشود وظیفه حذف Postcurer ISI را دارد. در حقیقت خروجی اکولایزر فیدبک یک ترکیب خطی از تصمیمهای قبلی است که ISIهای باقیمانده بعد از جبرانسازی FFE را از بین میبرد. SLICER تصمیمهای باینری که تخمینهای دیتای ضبط شده بر روی دیسک سخت هستند را انجام و بیت مطلوب را در خروجی قرار میدهد.
شکل :2 ساختمان کلی MDFE که قسمت DFEی آن با نقطه چین مشخص شده است.
-3 طراحی RAM-DFE
شکل - 2 - ساختمان کلی یک MDFE که از دو بخش FFE و DFE تشکیل یافته را نشان میدهد. در این مقاله طراحی ساختمان کلی DFE و نیز پیاده سازی آن مد نظر میباشد. ورودی ای که به DFE میرود در حقیقت کانولوشن رشته بیت-های ورودی Ak با ضرایب Fk است که نتیجه حاصله به صورت زیر خواهد بود:
در - 2 - سیگنال و یا تصمیمی که بایستی آشکار گردد ak است و جمله hn ak n نشان دهنده میزانPostcurser ISIای است که باید توسط DFE از بین برود. بنابراین جملات باقیمانده به SLICER رفته و ak از این طریق آشکار میگردد. این مهم با جمع خروجیهای دو جبرانساز FFE و DFE یعنی f k و bk و سپس انتخاب علامت جمع این دو خروجی توسط SLICER انجام میگردد.
در حقیقت SLICER بیت خروجی در حال پروسه را براساس علامت حاصل جمع دو خروجی بدست آمده از جبرانسارها، تصمیم گیری میکند. در شروع لبه بالا رونده کلاک kام، بیت تصمیم به داخل یک شیفت رجیسترL بیتی رفته و یک زنجیره تاخیر بانام Akk L که برداری است از L بیت تصمیم قبلی در داخل شیفت رجیستر تشکیل می دهد:
بیتهای تصمیم ذخیره شده در شیفت رجیستر برای آدرس دهی LUT بکار برده میشوند تا از این طریق ضرایب فیدبک مطابق با آن آدرس بدست آید:
با رسیدن یک بیت جدید از جبرانساز FFE یعنی f k 1 ، بیت تصمیم جدید که 1 ak است قبل از بالا رفتن لبه کلاک K+1 ام محاسبه میشود. بنابراین در یک کلاک سه عمل منطقی توسط DFE انجام میگیرد:
الف - جمع خروجی جبرانسازهای FFE و .DFE
ب - عمل تصمیمگیری در .SLICER
ج - و عمل دیکدینگ طی پروسه خواندن در .LUT
در این گزارش LUT توسط SRAMهای سنکرون با L بیت آدرس پیادهسازی شده است. با بررسیهای بعمل آمده مشخص گردید که اگر تعداد بیتهای آدرس از عدد6 بیشتر باشد، SRAMهای بکار رفته بزرگ شده و تأخیرهای اساسی در مدار ایجاد میکنند.
بنابراین با زیاد شدن زمان دسترسی در حافظهها و تأخیر عمل دیکدینگ در آنها و نیز تأخیری که توسط جمع کننده خروجی دو جبرانساز ایجاد میشود، سرعت پروسه در مدار کاهش یافته و در یک کلاک زمان کافی برای انجام سه عمل گفته شده فوق نخواهیم داشت. با دقت در روابط - 4 - و - 5 - ملاحظه میکنیم که به علت وابستگی bk 1 به ak ، تنها به مدت یک کلاک برای عکس العمل مدار در DFE زمان داریم که بنا به دلایل گفته شده فوق فرصت مناسبی نمیباشد.
-1 -3 تکنیکهای استفاده شده در طراحی
با توجه به مطالب گفته شده در قسمت قبل، تنها راه ممکن برای افزایش زمان عکس العمل DFE این است که وابستگی bk 1 به ak را به نوعی از بین ببریم. Kenny و Meal پیشنهاد دادند که میتوان این کار را با صفر قراردادن ak در همه زمانها انجام داد
با حذف ak از A k K L در رابطه - 1 - ملاحظه میگردد که bk 1 تنها به بیتهای تصمیم دست کم دو کلاک قبلی وابسته خواهد بود و از این طریق زمان عکسالعمل ماکزیممی به مدت دو کلاک میتواند برای انجام محاسبات مورد نیاز توسط DFE بکار برده شود. بنابراین اگر تأخیرهای دیکدرها و جمع کنندهها را با حالت قبل یکسان فرض کنیم سرعت کلاک میتواند دو برابر گردد.
در طراحی انجام گرفته در این گزارش افزایش زمان عکس-العمل مدار و متعاقب آن رسیدن به سرعت پروسه بالا با استفاده از تکنیک Look-Ahead و ساختار خطی لولهای انجام میشود. یعنی به جای اینکه برای حذف وابستگی bk 1 به ak مقدار ak را همیشه صفر فرض کنیم از تکنیک Look-Ahead استفاده می-نماییم. تکنیک Look-Ahead یعنی پیشبینی ورودیای که در حال حاضر و در زمان پروسه در دسترس نبوده و هنوز تولید نشده است. در طول کلاک K-1ام مقدار ak مشخص نیست و از این رو مجموعه Akk 1L برای آدرسدهیLUT استفاده میشود ولی از آنجا که مقدار ak همواره " 0 " یا " " 1 است با همان مجموعه Akk 1L تنها دو مقدار ممکن برای 1 bk وجود دارد.
بنابراین bk 1 با یک عمل انتخابی ساده هنگامی که ak درکلاک بعدی یعنی کلاک Kام میرسد بدست میآید. تابع انتخابی به سادگی و با استفاده از یک مالتیپلکسر 2 به 1 که از ak به عنوان سیگنال انتخابی استفاده میکند پیادهسازی میگردد.با این عمل مقدار پریود یک کلاک نصف شده و از این طریق سرعت پروسه دو برابر میشود.
