بخشی از مقاله
چکیده
طراحی با توان پایین یکی از مهمترین مسائل در طراحی مدارات یکپارچه، از مدارات نانومتری گرفته تا مدارات با ابعاد وسیع (VLSI)
می باشد. مولفه های توان مصرفی در مدارهای پویا شامل: توان نشتی، توان اتصال کوتاه و توان سوئیچینگ می باشند. یکی از راهکارهای ارایه شده برای کاهش توان نشتی، تکنیک بایاس بدنه می باشد. دراین مقاله ابتدا تکنیک بایاس بدنه بررسی شده، سپس سیگنال های مختلف بایاسینگ جهت بهینه سازی مدارهای منطق D3L مورد بررسی قرار می گیرند. شبیه سازی ها نشان دهنده کاهش توان مصرفی مدار D3Lپیشنهادی در مقایسه با مدل استاندارد اَن می باشد. هم چنین در مدل پیشنهادی مصونیت نویز مدار نسبت به مدل استاندارد بهبود یافته است.
واژه هایکلیدی: توان نشتی، توان اتصال کوتاه، توان سوئیچینگ، تکنیک بایاس بدنه، منطق d3l، مصونیت نویز
3219
1؛ مقدمه ×
با پیشرفت تکنولوژی وکوچکتر شدن ابعاد ترانزیستورها جریان نشتی مدارهای دومینو روبه افزایش است. برای دستیابی به مدارهای با ابعاد کوچکتر، سرعت بیشتر و جریان نشتی کمتر ناگزیر به کاهش ولتاژ تغذیه و در نتیجه کاهش ولتاژ آستانه مدار می باشیم. اما کاهش Vth منجر به افزایش جریان زیر آستانه (ISub) و در نتیجه افزایش توان مصرفی مدار می شود. در ایجاد جریان نشتی دو مکانیزم نقش اساسی ایفا می کنند، 1؛ جریان زیر آستانه که رابطه نمایی با ولتاژ آستانه دارد، که یک روش جهت کاهش جریان زیر آستانه استفاده ازتکنیک بایاسینگ بدنه [1] می باشد. × 2؛ دیود در گرایش معکوس، که باعث می شود با وجود ورودی
صفردر ترانزیستورهای ارزیابی، خروجی به تدریج شروع به کاهش نماید. ×
×
(1)
جریان نشتی زیر آستانه طبق رابطه بالا((1، وابستگی معکوس به Vbs دارد، بنابراین هر چه Vbs کمتر شود، جریان نشتی زیر آستانه بیشتر می شود. در تکنیک بایاسینگ بدنه با افزایش Vbs، جریان نشتی زیر آستانه کاهش می یابد. ×
در این مقاله ابتدا در بخش((2 مدارهای دینامیکی d3l معرفی می شوند. سپس در بخش (3) به بررسی تکنیک بایاسینگ بدنه، مزایا ومعایب اَن می پردازیم. در بخش (4) استفاده بهینه از تکنیک بایاسینگ بدنه جهت بهبود توان مصرفی منطق d3l پیشنهاد می شود.نتایج شبیه سازی در بخش((5 نشان داده شده است و بخش (6) نتیجه مقاله را بیان می کند. ×
