بخشی از مقاله
چکیده - خطاهای گذرا در مدارهای منطقی، به یکی از مهمترین چالشها برای تکنولوژیهای آینده سیستمهای دیجیتال تبدیل شده است. پیشبینیها نشان از آن دارد که نرخ خطای گذرای چندگانه، ناشی از برخورد یک ذره پرانرژی به سطح تراشهها بیش از نرخ خطای گذرای تکرخدادی خواهد بود. بنابراین در فرآیند طراحی این سیستمها، تکنیکهای بهینهسازی باید آگاه از خطاهای گذرای چندگانه انتخاب شوند.
در این مقاله، چارچوبی برای کاهش نرخ خطای نرم چندگانه در مدارهای ترکیبی ارائه شده است. کاهش نرخ خطا، با افزایش پوشش الکتریکی دروازه-های حساس، به کمک اندازهگذاری مجدد آنها صورت میپذیرد. نتایج نشان میدهد که اندازهگذاری مجدد دروازهها در حضور گذارهای چند-رخدادی موجب بهبود 2X نرخ خطای نرم در مقایسه با زمانی خواهد بود که اندازهگذاری دروازهها تنها در حضور گذارهای تک رخدادی انجام میگیرد.
-1 مقدمه
امروزه کاهش روزافزون اب عاد سا خت مدار های مجتمع دیجیتال از یک سو موجب بهبود بسیاری از پارامترهای این سی ستمها از جمله افزایش فرکانس کاری و کاهش توان م صرفی آنها شده است؛ اما از سویی دیگر، حساسیت این مدارها در برابر اشکالهای ناشی از برخورد ذرات پرانرژی بسیار افزایش یافته است.[1] این اشکالها تحت عنوان اشکالهای تک رخدادی1 - STFs - شناختهمیشوند.
در صورتی که بخش ترکیبی مدار مورد اصابت ذره پرانرژی قرار گیرد، یک پالس ولتاژ گذرا در خروجی دروازهای که مورد اصابت قرار گرفته است، ایجاد می شود که این پالس ول تاژ را گذار تک ر خدادی - SET - 2 می نام ند. SET ها میتوانند در طول مدار ترکیبی منتشر شده و باعث ایجاد تغییر ناخوا سته و نامطلوبی در و ضعیت سلولهای حافظه ای شوند که از محل ایجاد SET به آنها م سیر منطقیای وجود دا شته با شد. این تغییر نامطلوب راها را خطای نرم3 میگویند و فراوانی آنها را نرخ خطای نرم4 مینامند.
با توجه به پوششهای سه گانهای - منطقی، الکتریکی، ز مانی - که در بخش ترکیبی مدار های منطقی ات فاق می اف تد، تمامی SETهای ایجاد شده قادر به تغییر وضعیت عناصر حافظه نمی باشند.[2] کاهش بار بحرانی5 - حداقل بار مورد نیاز برای ایجاد واژگونی - و نزدیک شدن نواحی حساس که در نتیجه کاهش ابعاد تکنولوژی می باشد، موجب ایجاد اشکال گذرای چندگانه - MTF - 6 بر اثر برخورد یک ذره پرانرژی به سطح تراشهها شده است.
در این حالت، بار ایجاد شده بر اثر برخورد ذرات پرانرژی به طور همزمان تو سط چندین ناحیه ح ساس جمعآوری می شود و با عث ای جاد گذار های چ ند ر خدادی - - MET در بخشهای ترکیبی خواهد شد.همانطور که در شکل1 ن شان داده شده است، برخورد یک ذره پر انرژی به سطح تراشه باعث می شود بار الکتریکی القاء شده تو سط آن تو سط نواحی ح ساس واقع در سلول C2 و C3 جمعآوری شده و باعث ایجاد همزمان پالس گذرا در دروازههای G3 وG2 شود.
با توجه به این که چالش خطای نرم به اصلیترین چالش سیستمهای دیجیتال امروزی تبدیل شدها ست[1]؛ در طول سالیان گذ شته راهکارهای زیادی برای تخمین نرخ خطای نرم و همچنین مقاومسازی مدارها در برابر خطای نرم نا شی از STFها ارائه شده ا ست.[3] البته، وجود چالش های زیادی که در بخش ترکیبی مدار های دیجیتال وجود دارد موجب شده است تا بسیاری از این راهکارها از کارایی کافی برخوردار نبا شند. از سویی دیگر، ب سیاری از راهکارهایی که برای بهبود نرخ خطای نرم پیش از این ارائه شدهاند، در حضور MTFها از قابلیت لازم برای مقاومسازی مدارها برخوردار نمی باشند.
در این مقاله روشی جدید مبتنی بر اندازهگذاری دروازههای منطقی برای کاهش نرخ خطای نرم حا صل از MTFها ارائه شده است. با شناسایی دروازههایی که تعداد بیشتری از پالسهای خطا را از خود عبور می ده ند و با معرفی پارامتر های جد ید، اثر مسیرهای همگرا و دوباره همگرا را روی پالسهای عبوری بررسی میکنیم. بعد از آن، با استفاده از تکنیک اندازهگذاری دروازههای حساس در قالب یک الگوریتم حریصانه، نرخ خطای نرم مدار کاهش داده خواهد شد. از آنجایی که در حضور MTFها علاوه بر وجود مسیرهای دوباره همگرا، مسیرهای همگرا ناشی از خطاهای همزمان نیز وجود دارد، چشم پوشی از اثر آن ها در خروجی دروازه ها موجب ایجاد خطای زیادی در شناسایی دروازههای حساس و بهبود نرخ خطای نرم خواهد شد.
نتایج شبیهسازیهای نشان میدهد که در نظر گرفتن مسیرهای همگرا و دوباره همگرا در انتخاب دروازههای حساس موجب بهبود 2X در نرخ خطای نرم در مقایسه با زمان چشمپوشی از این اثر خواهد شد. ادامه مقاله بدین شکل سازمان یافته ا ست؛ ابتدا در بخش2 به مرور کارهای پیشین میپردازیم. سپس، روش تخمین نرخ خطای نرم را در بخش 3 معرفی میکنیم. دربخشهای 4، 5، و6 الگوریتم پیشنهادی را شرح میدهیم. مقاله را با بررسی نتایج در بخش 7 ادامه می دهیم و با نتیجه گیری در بخش 8 به پایان خواهیم رساند.
-2 کارهای پیشین
تا به امروز پژوهشهای کمی در راستای تخمین و بهبود نرخ خطای نرم حاصل از MTF ها انجام شده است. اخیرا Hsuan-Ming و همکاران[4] با ارائه روشی جدید پالس ولتاژ ناشی از برخورد ذرات نوترون را تخمین زده و با استفاده از روش تحلیل زمانی ای ستا م شابه آنچه در [5] ارائه شده ا ست، به تخمین نرخ خطای نرم می پردازند. در[6] یک تکنیک تخمین نرخ خطای نرم در حضور گذارهای چند رخدادی، در سطح مدار ارائه شده است که از اطلاعات سطح چینش7 مدار بهره می برد. در این روش پیشنهادی، سطحی از مدار که توسط ذره برخورد کننده تحت تاثیر قرار میگیرند با استفاده از الگوهای منظمی که در چینش حافظهها وجود دارد تخمین زده میشود.
در [7] راهکاری برای ارز یابی اثر گذار های چ ند ر خدادی و تک ر خدادی بر روی مدارهای ترکیبی و ترتیبی با ا ستفاده از مدلهای درخت ت صمیم دودویی و درخت تصمیم جبری ارائه شده است. در[8] با بهرهگیری از یک استراتژی جایابی سعی در کاهش نرخ خطای ناشی از گذارهای چند رخدادی میشود. سربار ناشی از پیچیدگی مسیرها هنگام تغییر محل دروازه ها بعد از اجرای این الگوریتم، نیز از جمله نقاط ضعف این روش محسوب می شود. در [9] تکنیکی ارائه شده ا ست که در آن تلاش می شود در زمان سنتز مدار، دروازههایی که از نظر منطقی در مسیر یکدیگر قرار گرفته از نظر فیزیکی نیز در مجاورت هم باشند. این کار موجب میشود در صورت وقوع هم زمان خطا در آن ها در مسیر های همگرا8 خطاها یکدیگر را پوشش دهند و نرخ خطا کاهش پیدا کند.
-3 تخمین نرخ خطای نرم در حضور گذارهای چندرخدادی
به عنوان اولین گام برای بهبود نرخ خ طای نرم در روش پیشنهادی، ابتدا SER مدار در حضور MTF ها اندازه گیری می شود. در اینجا از روش ارائه شده در[10] بهره میبریم. اولین گام در تخمین نرخ خطای نرم در حضور گذارهای چند رخدادی، م شخص کردن دروازههایی ا ست که امکان وقوع همزمان خطا در آن ها وجود دارد. این کار پیش از استخراج چینش مدار امکان پذیر نمی با شد .
[10] البته در[10] با ا ستفاده از اطلاعات سطح گیت مدار مدلی برای پیش بینی مجاورت دروازه های یک مدار پس از تولید چینش آن ارائه شده است. در این مدل فرض میشود دو یا چند گیت مجاور یکدیگرند اگر آنها شامل مجموعه زیر باشند: - 1 دروازه و دروازههای گنجایش ورودی آن - 2 9 دروازه و دروازههای گنجایش خروجی آن10، - 3 دروازههای مشترک در گنجایش ورودی4 11 - دروازههای م شترک در گنجایش خروجی.12 این مجموعه شامل تمام جفت دروازههایی است که امکان وقوع همز مان خ طای گذرا در آن ها وجود دارد و برای هر دروازه g تعریف می شود .
-4 کاهش نرخ خطای نرم با استفاده از اندازهگذاری دروازهها
با بزرگتر کردن اندازه دروازههای منطقی، اندازه خازن موثر آنها افزایش پیدا خواهد کرد. بنابراین احتمال این که ذره برخوردکننده به یک گره موجب ایجاد پالس ولتاژ گذرا در خروجی آن دروازه شود، کاهش مییابد. بنابراین، از این نظر، بزرگتر کردن اندازه دروازه همواره باعث کاهش احتمال وقوع خطای ناشی از برخورد مستقیم یک ذره باردار با آن دروازه خواهد شد.
اما از سویی دیگر، بزرگتر شدن اندازه یک دروازه باعث افزایش قابل توجه قدرت راه اندازی14 آن دروازه خواهد شد که این خود موجب میشود تا پالسهای گذرای کوچکی که توسط دروازه پوشش داده میشدند بتوانند به راحتی از دروازه بزرگ شده عبور کنند. بنابراین، افزایش اندازه یک دروازه، از یک سو احتمال تولید اشکال را کاهش داده و از سوی دیگر، موجب افزایش احتمال انتشار اشکال از آن دروازه میشوند.
تمامی موارد ذکر شده برای حالت کوچک کردن دروازهها نیز در حالت برعکس صادق میباشد. لذا اندازهگذاری دروازهها می تواند موجب کاهش یا افزایش نرخ خطای نرم شود. برای هر دروازه میبایست در نظر گرفته شود که، نقش آن دروازه در تولید خطا بیشتر است یا در انتشار خطا. اما با توجه به اندازه بسیار بزرگ مدارهای دیجیتال، امکان بررسی تاثیر اندازه هر دروازه بر نرخ خطای نرم مدار و استفاده از الگوریتمهای بهینهسازی معمول برای اندازهگذاری مجدد آنها نمی با شد.
بنابراین با بهرهگیری از الگوریتمهای بهینه سازی مورد استفاده در مدار های مجتمع دیجیتال که از راهکارهایی بر پایه پارامتر ح سا سیت برای هدایت الگوریتم بهینهسازی به طرف بهترین جوابها بهره میبرند، سعی در بهینه کردن نرخ خطای نرم میکنیم. همانطور که در شکل2 ن شان داده شده ا ست، روش پی شنهادی شامل دو بخش ا صلی میباشد. در بخش اول، با استفاده از پارامترهای معرفی شده برای دروازههای مدار و اندازه گیری این پارامتر در تمامی گرهها، گراف مدار را هرس می کنیم.
