بخشی از مقاله
چکیده -
ساختار درین با آلایش کم - LDD-CMOS - به منظور کاهش خازنهای پارازیتی، کاهش شدت میدان الکتریکی و کاهش احتمال تشکیل الکترونهای داغ در تکنولوژی CMOS بکار برده میشود. پخش و کاشت یون دو روند کلیدی در تکنولوژی CMOS هستند که از آنها برای گزینش آلایش نیمه رسانا برای ایجاد ناحیه نوع-p و نوع-n و ایجاد نواحی LDD استفاده میشود
هدف از این مقاله تحلیل و شبیه سازی مراحل کاشت یون در LDD-CMOS در تکنولوژی 1μm و برگرفته از موسسه ISiT با استفاده از فناوری طراحی به کمک کامپیوتر میباشد. این فرآیند در محیط ATHENA نرمافزار SILVACO شبیه سازی و برخی از پارامترهای فنآوری، مانند تراکم p+ وn+، غلظت دوپینگ و همچنین انرژیهای کاشت یون و دوز ناخالصیها بدست آمده است.
-1 مقدمه
تکنولوژی CMOS در الکترونیک بسیار نافذ است. از آنجایی که قطعات NMOS و PMOS در CMOS مورد استفاده قرار می-گیرند نواحی زیر لایه n و p باید شکل بگیرند تا هر دو نوع قطعه را همراهی کنند. این تکنولوژی، سطح بالاتری از ادغام دیجیتال، آنالوگ و سایر اجزاء RF در یک چیپ را فراهم نموده است.[1] بنابراین گستردهترین تکنولوژی در ساخت مدارهای مجتمع میباشد. پخش و کاشت یون دو روند کلیدی برای گزینش آلایش نیمهرسانا هستند.. هم از پخش و هم از کاشت یون برای ساخت قطعات مجزا و مدارات مجتمع استفاده میشود، زیرا این دو روند بطور کلی مکمل یکدیگر هستند. دما، ناخالصی، زمان و انرژی ذرات، چهار پارامتر مهم فرآیند کاشت میباشند.
ولتاژ شکست پیوندگاه تابعی از میدان االکتریکی ماکزیمم است. هنگامی که طول کانال کوچکتر میشود، مقیاس ولتازهای بایاس کم نشده، بنابراین میدانهای الکتریکی پیوندگاه بزرگتر میشوند. با افزایش میدان الکتریکی، اثرات شکست بهمنی و از میان گذشتن افزایش مییابند. علاوه بر این هنگامی که هندسه قطعه کوچک میشود، قطعه پارازیتی دو قطبی غالبتر شده و اثرات شکست افزایش مییابد.
یک نگرش که این اثرات شکست را کاهش میدهد تغییر آلایش اتصال درین است. با معرفی ناحیه با آلایش کم، پیک میدان الکتریکی در ناحیه فضای باز کاهش یافته و اثرات شکست کوچک میشوند. پیک میدان الکتریکی در پیوندگاه درین تابعی از آلایش نیمههادی و انحنای n+ درین است. بزرگی میدان الکتریکی در سطح مشترک اکسید- نیمه-هادی در ساختار LDD کمتر از ساختار معمولی بوده و تقریبا در پیوندگاه متالورژیکی اوج میگیرد و چون هیچ میدانی در ناحیه با هدایت بالا n+ به وجود نمیآید، در درین سریعاً به صفر می-رسد. از سوی دیگر میدان الکتریکی در قطعه LDD قبل از اینکه به صفر برسد در عرض ناحیه n گسترده میشود. این اثر شکست و اثرات الکترون داغ را کوچک میکند.
دو ضرر قطعه LDD افزایش پیچیدگی ساخت و مقاومت درین است. گنجاندن یک ناحیه نوع-n با آلایش کم در پایانه سورس عملکرد قطعه را بهتر نمیکند اما پیچیدگی های ساخت را تا جایی که میشود کاهش میدهد. مقاومتهای سری اضافه شده اتلاف توان را در قطعه افزایش میدهند.
بر اساس تکنولوژی سیلیکون موسسه فرانهوفر، یک تکنولوژی چاه دوتایی فلزی روی لایه اپیتکسی نوع-P+ - بور - به
ضخامت - 10 FP - 12 m است که روی بستر سیلیکونی - 10m cm - با جهت <100> و ناخالصی نوع- p لایه نشانی شده است.
باتوجه به اینکه شبیه سازی یک گام مهم قبل از ساخت میباشد، هدف از این مقاله شبیه سازی فرایند LDD-CMOS-1 m ، در محیط ATHENA نرمافزار SILVACO میباشد. در بخش دوم به فرآیند شبیهسازی شامل مدل تحلیلی پیرسون و تکنیکهای شبیهسازی پرداخته و در بخش سوم به ویژگیهای ساختاری شامل مشخصات ترانزیستورهای P ,N-MOS و تحلیل مقاومت صفحهای و ولتاژ آستانه پرداخته شده و در بخش چهارم نتیجهگیری بیان شده است. خروجی فرایند شبیه سازی شامل ساختار دو و سه بعدی پروفایل و استخراج پارامترهای ساختاری شامل پروفایل و غلظت ناخالصی میباشد.
-2 فرآیند شبیه سازی.
-1-2 مدل تحلیل پیرسون
مدل ریاضی برای توزیع ناخالصیها به روش بمباران یونی وجود ندارد. تعامل یون با کریستال، یک فرآیند آماری است و معرف-ترین تابع توزیع آلایندههای نشانده شده، تابع توزیع گوسی است. منحنی توزیع گوسی متقارن بوده و در انرژیهای پایین دارای خطای کمی میباشد، در حالی که دادههای عملی نامتقارن بوده و باید معیارهای کجی و عدم تقارن را در نظر گرفته شود، از این رو توزیع پیرسون استفاده میگردد. در مدل پیرسون دوگانه اثرات کانال زنی نیز در نظر گرفته میشود.
محیط ATHENA نرمافزار SILVACO از تکنیکهای تحلیلی و آماری برای مدل کردن کاشت یون استفاده میکند. این مدلها - تحلیل توزیع گوسی، توزیع پیرسون، توزیع پیرسون دوگانه و روشهای آماری بر پایه مونت کارلو - پروفایل ناخالصی را بازسازی میکنند مدل پیش فرض نرمافزار، توزیع گوسی بر اساس حرکت عمقی و میزان سنگینی یون میباشد.
ساده ترین و گسترده ترین روش مورد تایید برای محاسبه پروفایل یونی کاشت نامتقارن توزیع پیرسون است. تابع پیرسون اشاره به یک دستهای از منحنی توزیع دارد که نتیجه حل معادله دیفرانسیل زیر میباشد:
-2-2 تکنیکهای شبیهسازی
شبیهسازی فرآیند ساخت ادوات نیمه هادی به منظور پیشبینی دقیق توزیع ناخالصیها، توزیع استرس و هندسه افزار بکار می-رود. در نرمافزارهای شبیهسازی - TCAD - عموماً ساختار و ابعاد افزاره، نوع ماده بکار رفته و خواص فیزیکی آنها، طبق قواعد خاص در یک فایل متنی نوشته میشود و خود نرمافزار با توجه به ابعاد، نوع ماده، مدل فیزیکی و غیره معادلات حاکم بر افزاره را تخمین زده و حل مینماید
ابزار SSUPREM4 در محیط ATHENA توانایی انجام عملیات پایه و اساسی در فرآیند ساخت مانند کاشت یونی، نفوذ و اکسیداسیون برای سیلیکون را دارد. نرم افزار بر پایه روش المان محدود میباشد، لذا لازم است برای انجام محاسبات، ساختار را به قسمتهای کوچک تقسیم کرد و برای آن قسمتها معادلات را حل نمود. مش - شکل - - - 1 در واقع نوعی شبکهبندی ساختاری است که به کمک خطوط عمودی و افقی، ایجاد و معادلات در این نقاط حل میگردند.
ساختار با مقدار دهی اولیه، غلظت ناخالصیها، مقاومت اولیه، جهتگیری کریستالی، ایجاد چاههای-n , p، ترمیم حرارتی، تنظیم ولتاژ آستانه و کاشت نواحی درین و سورس ایجاد میشود - اشکال - . - - 2 - - - 5
شکل :4 تنظیم ولتاژ آستانه
شکل :1 مشبندی
-3 ویژگیهای ساختاری
-1-3 مشخصات ناخالصی ترانزیستورهای PMOS
شکل - - 6 غلظت بور و فسفر در ترانزیستور PMOS را نشان میدهد. نمودار، افزایش قابل توجهی در غلظت بور در نتیجه کاشت سورس/ درین را نمایش میدهد. عمق پیونگاه در سورس و درین تقریباً 0.30 m، و در چاه-n تقریبا 2.31 m میباشد.
-2-3 مشخصات ناخالصی ترانزیستورهای NMOS
شکل - - 7 که غلظت و تراکم سه ناخالصی های موجود در
نواحی سورس و درین NMOS را نشان میدهد . با یافتن پیک شکل :2 چاه-n , p کاشت آرسنیک، غلظت فسفر برای کاشت یونی ناحیه LDD و تراکم بور چاه-p بدست میآید و سپس کاشت درین و سورس صورت میگیرد. با این حال، با کاهش تراکم بور عمق پیوندگاه تقریباً 0.30 m میکرومتر خواهد شد.
-3-3 مقاومت صفحهای
کاشت نواحی مختلف CMOS ، سبب ایجاد مقاومتهای صفحه ناشی از لایههای ناخالصی میشود. جدول - - 1 مقادیر مقاومت صفحهای برای چاه-n، سورس و درین هر ترانزیستور P را نشان میدهند.
