بخشی از مقاله
چكيده -
با پيشرفت تكنولوژي و افزايش تعداد ترانزيستورها در واحد سطح، افزايش توان مصرفي از مهمترين محدوديتها براي توسعه مدارهاي مجتمع CMOS نانومقياس به شمار مي رود. لذا طراحي مدارهاي كم توان، يكي از راهبردهاي توسعه سيستم هاي ديجيتال در نسلهاي جديد فناوري CMOS در نظر گرفته ميشود. تكنيك تنظيم پوياي ولتاژ تغذيه از بده بستان دو شاخص مصرف توان و كارايي مدار در اثر تغيير ولتاژ تغذيه به عنوان يك راهبرد براي كاهش توان استفاده ميكند. مدار پيشبيني كننده خطا، يكي از ابزارهاي موثر براي ارزيابي تاثير كاهش ولتاژ روي كارايي مدار ميباشد.
در اين مقاله يك آرايش مداري براي پيشبيني و تشخيص خطاي زماني ناشي از كاهش ولتاژ تغذيه، پيشنهاد شده است. اين مدار مبتني بر يك فليپ فلاپ حساس به دو لبه به همراه مولد اخطار ميباشد. بر اساس شبيهسازي انجام شده در گوشههاي فناوري ساخت، مدار پيشنهادي نسبت به مدارهاي مرسوم در بدترين حالت و تحت فعاليت سوئيچينگ ١٠٠% دادههاي ورودي، ميزان ٧٧% توان مصرفي كمتر و نيز ٨٦% تاخير كمتري دارد.
١- مقدمه
در گذشته، شاخصهايي مانند مساحت، كارايي و عملكرد، هزينه و قابليت اعتماد از فاكتورهاي مهم و اساسي در طراحي به شمار ميرفتند و ملاحظات توان، در درجه دوم از اهميت برخوردار بود. ولي امروزه با توجه به قواعد كوچكسازي بر اساس قانون مور ]١[، ميزان حرارت ايجاد شده در اثر تلفات ديناميكي به عنوان يكي از گلوگاههاي كوچكسازي ابعاد، خصوصا در طراحي مدارهاي با چگالي ترانزيستور بالا و ضريب فعاليت زياد نظير پردازندههاي ديجيتال مطرح ميباشد. در بسياري از سامانههاي نهفته، پردازندهها بخش بزرگي از انرژي كل سامانه - در حدود ٥٠% - را مصرف ميكنند.
فناوريهاي مختلفي براي خنكسازي پردازندهها بكار گرفته ميشود كه استفاده از سينك حرارتي و فن از جمله آنها مي-باشند.
در ميان روشهاي كاهش توان مصرفي، روش كاهش ولتاژ تغذيه از آن جا كه تلفات سوئيچينگ با توان دوم ولتاژ متناسب است، از جمله روشهاي موثر محسوب ميشود.
اكثر مدارهاي ديجيتال به خصوص پردازندهها، با استفاده از فناوري CMOS ساخته مي شوند.
رابطه - ١ - توان كل مصرفي يك مدار CMOS را بيان مي-كند كه در آن، fclk فركانس كلاك ، Cl ظرفيت خازني متوسط در هر سيكل كلاك، Vdd ولتاژ تغذيه، Ishort-circuit جريان اتصال كوتاه و Ileakage جريان نشتي ميباشد. در مدارهاي VLSI توان پايين كه بهينه سازي شده اند، عبارت اول موجود در معادله - ١ - ، يعني تلفات سوئيچينگ غالب ميباشد.
مصرف توان مدار در حالت آماده باش نيز توسط عبارت سوم معادله - ١ - تعيين مي-شود. استفاده از Vdd پايينتر، موثرترين روش براي كاهش مصرف توان ديناميك است. با اين حال استفاده از ولتاژ تغذيه كوچكتر، به دليل ايجاد تاخير، كارايي مدار را نيز كاهش ميدهد. لذا به تدريج با كاهش ولتاژ بخشهايي از مدار كه روي مسير بحراني قرار دارند فرصت كافي براي انجام پردازش مورد نظر در فاصله بين دو لبه كلاك ندارند و دادهها بعد از لبه كلاك به فليپ فلاپ انتهاي طبقه مورد نظر ميرسند.
براي حل اين مشكل از تكنيك تنظيم پوياي ولتاژ تغذيه استفاده ميشود. در اين تكنيك كاهش ولتاژ تا زماني انجام خواهد شد كه فيدبكي مبني بر وجود خطا در مسيرهاي بحراني وجود نداشته باشد و به محض مشاهده خطا، ضمن اقدام براي برطرف كردن خطا، ولتاژ مجددا افزايش خواهد يافت. از آن-جاييكه يك پردازنده عمليات مختلفي را با عملوندهاي متفاوت اجرا ميكند، فقط تحت شرايط خاصي طولانيترين مسيرها تحريك ميشوند.
به عنوان مثال براي يك پردازنده ١٦ بيتي و عمل جمع، طولانيترين مسير هنگامي است كه سيگنال carry از بيت اول به بيت آخر منتشر شود كه به ندرت و براي دادههاي ورودي خاصي پيش ميآيد. اگر ولتاژ تغذيه مدار ثابت باشد، هميشه دستيابي به كارايي مورد نظر براي بدترين حالت تاخير، حداقل ولتاژ تغذيه را محدود ميكند، ولي در صورت تنظيم پوياي ولتاژ ميتوان بدون از دست دادن كارايي براي بسياري از حالتها در مصرف توان صرفهجويي نمود. الگوريتمهاي مختلفي براي تنظيم ديناميكي ولتاژ تغذيه ارائه شدهاند كه عمدتا مبتني بر تشخيص، پيشبيني و تصحيح خطاي زماني در اثر كاهش ولتاژ بهصورت بلادرنگ هستند
فليپ فلاپهاي ] Razor I, II٤-٦[ و ] Bubble Razor٧[ به عنوان تشخيص دهندههاي خطاي زماني معرفي شدهاند كه مهم-ترين مشكل آنها مصرف توان بالا در قسمت تشخيص خطا است، چرا كه نياز به مكانيزم تصحيح خطا دارند و همين امر منجر به مصرف انرژي بيشتري ميشود.
در اين مقاله يك مدار پيش بيني كننده خطاي زماني بر اساس نمونه برداري از تغييرات دادهي ورودي از يك حالت به حالت ديگر معرفي ميشود، كه بر خلاف روشهاي قبلي نيازي به نمونه برداري دوگانه و يا مكانيزم تصحيح خطا ندارد. در بخش ٢ مروري بر كارهاي پيشين در زمينه انواع طرحهاي مدارهاي پيش بيني كننده خطا انجام ميشود. مدار پيشنهادي ما در بخش ٣ معرفي شده است و در بخش ٤ نتايج حاصل از شبيه-سازي و مقايسه آنها با مدارهاي قبلي آورده شده است. در انتها نيز در بخش ٥ جمع بندي و نتيجه گيري ارائه ميشود.
-2 مدارهاي پيشبيني كننده خطاي زماني
به طور كلي در اين گونه مدارها دادهي ورودي بايد به اندازه زمان برقراري فليپ فلاپ و زمان حاشيهاي كه توسط طراح تعيين ميشود، زودتر از لبه بالا رونده كلاك برسد تا بتواند به درستي توسط فليپ فلاپ نمونه برداري شود و خروجي نيز به طور صحيح توليد شود. اگر دادهي ورودي به دليل تاخير زياد مسير بحراني ناشي از كاهش ولتاژ تغذيه، دير برسد و لبه كلاك را از دست بدهد، از ديتا نمونه برداري نميشود و سيگنال خطا ايجاد ميشود و يك سيكل كلاك را از دست ميدهيم.
فليپ فلاپ ] Canary٨-١٠[ با ايجاد تاخير در دادهي ورودي و نمونه برداري از آن توسط لچ سايه براي پيشبيني خطاي زماني پيشنهاد شده است. در شكل ١ ساختار مداري آن مشاهده ميشود. با مقايسه خروجي لچ سايه و خروجي لچ اصلي كه دادهي ورودي به آن وارد ميشود، ميتوان خطاي زماني را در صورت رخداد پيشبيني كرد.
شكل ١: شماتيك فليپ فلاپ ] Canary٨-١٠[
در شكل ٢ ساختار مداري فليپ فلاپ حسگر ]١١[ آورده شده است. در اين ساختار به جاي ايجاد تاخير در دادهي ورودي، به كلاك تاخير اعمال ميشود. ساختار كلي تا حدودي شبيه به ساختار است، ولي شبكه كلاك دچار پيچيدگيهايي ميشود و مصرف توان بالايي نيز دارد.
شكل ٢ : شماتيك فليپ فلاپ حسگر
ساختار مداري فليپ فلاپ پيش-خطا ]١٢[ در شكل ٣ مشاهده ميشود. اين ساختار بر اساس تشخيص تغييرات دادهي ورودي از يك حالت به حالت ديگر، خطاي زماني را پيشبيني ميكند. چون در اين ساختار، اخطار ايجاد شده توسط فاز منفي كلاك انجام ميشود، با تنظيم چرخه فاز مثبت و منفي كلاك ميتوان مصالحهاي بين توان مصرفي و پايداري سيستم ايجاد كرد.
شكل ٣ : شماتيك فليپ فلاپ پيش- خطا
شكل ٤ ساختار پيشبينيكننده خطاي زماني مبتني بر پالس را نشان ميدهد ]١٣.[ اساس كار اين مدار بر پايه تشخيص تغييرات دادهي ورودي از يك حالت به حالت ديگر است ولي از كلاك تاخير يافته استفاده نميشود. در اين ساختار از خروجي لچ اصلي در فاز مثبت كلاك براي توليد سيگنال اخطار استفاده ميشود.
شكل ٤ : پيشبينيكننده خطاي زماني مبتني بر پالس ]١٣[
ساختار معرفي شده در شكل ٥ عملكردي مشابه ساختار قبلي دارد ولي مدار تشخيص دهنده لبه به كار رفته در آن بهبود داده شده است و مساحت اشغالي و توان مصرفي توسط آن كاهش پيدا كرده است]٣.[
-3 مدار پيشنهادي
ساختار فليپ فلاپ پيشنهادي در سطح ترانزيستور در شكل ٦ مشاهده ميشود. مزيت اين ساختار نسبت به ساختارهاي قبلي در اين است كه هم در لبه بالارونده و هم در لبه پايينرونده كلاك، از دادهي ورودي نمونه برداري ميشود. در اين طرح، داده ميبايست به اندازه زمان برقراري فليپ فلاپ زودتر از لبه كلاك برسد تا بتواند به درستي توسط فليپ فلاپ نمونه برداري شود. در اين ساختار ديگر نيازي به وجود زمان حاشيهاي نيست و فقط لازم است كه زمان برقراري فليپ فلاپ براي نمونه برداري صحيح رعايت شود.
شكل ٥ : فليپ فلاپ پيشبينيكننده خطاي زماني
شكل ٦ : ساختار پيشنهادي فليپ فلاپ پيشبينيكننده خطاي زماني
پس از شناسايي مسيرهاي بحراني پردازنده، فليپ فلاپ انتهايي آن مسيرها با فليپ فلاپ پيشنهادي جايگزين ميشوند. مزيت اين فليپ فلاپ نسبت به فليپ فلاپهاي سابق در اين است كه اگر دادهي ورودي به دلايلي از جمله كاهش ولتاژ تغذيه و افزايش تاخير مسير بحراني دير به لبه بالارونده كلاك برسد، به محض آمدن لبه پايين رونده بعدي از داده نمونه برداري ميشود و خروجي به درستي توليد ميگردد. در اين طرح پيشنهادي برخلاف روشهاي قبلي، به خاطر تاخير زياد مسير بحراني يك سيكل كلاك را از دست نميدهيم و داده همواره به درستي توسط فليپ فلاپ نمونه برداري ميشود و همواره خروجي صحيح توليد ميگردد.
ساختار پيشنهادي مدار مولد اخطار نيز در شكل ٧ مشاهده ميشود. با استفاده از اين مدار، در صورتي كه دادهي ورودي تاخير زيادي داشته باشد و توسط لبه پايينرونده كلاك نمونه برداري شود، يك سيگنال اخطار ايجاد ميشود. حال خروجي اين فليپ فلاپ وارد طبقه بعدي ساختار خط لولهاي - pipeline - مي-شود، كه اگر اين طبقه داراي مسير بحراني نباشد و تاخير اندكي داشته باشد، به محض آمدن لبه بالارونده بعدي كلاك از داده نمونهبرداري ميشود و خروجي صحيح توليد ميگردد.
