بخشی از مقاله
خلاصه:
در این مقاله با استفاده از الگوریتم ژنتیک، براي مقایسه کنندهي معرفی شده، نسبت W/l اي بدست آمده است که مدار داراي کمترین تاخیر و همچنین کمترین توان مصرفی باشد. محاسبات مورد نیاز توسط نرمافزار MATLAB و الگوریتم ژنتیک انجام شدهاند و سپس مدار با شبیه سازي توسط HSPICE در تکنولوژي 0.18µm برنامه نویسی و در نهایت با گفتهها و نمودارهاي ارائه شده در مقالات قبلی مقایسه شده است.
کلمات کلیدي: الگوریتم ژنتیک، مقایسه کننده CMOS، .VLSI
- 1 مقدمه
الگوریتم ژنتیک نوعی از الگوریتمهاي تکامل است که از تکنیکهاي زیستشناسی تکاملی - Evolution - مانند وراثت و جهش براي بهینه سازي استفاده میکند. الگوریتم ژنتیک یا - GA - یک تکنیک برنامهنویسی است که از تکامل ژنتیکی به عنوان یک الگوي حل مسئله استفاده میکند. مسئلهاي که باید حل شود ورودي است و راهحلها طبق یک الگو کد گذاري میشوند و با تابع برازش - fitness - ارزیابی میشوند، که اکثر این راهحلها به صورت تصادفی انتخاب میشوند. ویژگی الگوریتم ژنتیک نسبت به روشهاي کلاسیک ریاضی این است که بر خلاف روشهاي کلاسیک که بسته به نقطهي شروع، ممکن است یک نقطهي بهینهي محلی - Local Optima - را به عنوان نقطه-ي بهینه سراسري - Global Optima - در نظر بگیرند، الگوریتم ژنتیک شانس بیشتري براي پیدا کردن نقطهي بهینهي سراسري دارد حتی اگر از نقطهي نا مناسبی شروع به ماکزیمم کردن تابع کند به دلیل انتخاب تصادفی نقاط در میان راه، شانس خود را در یافتن این نقطه افزایش میدهد.
مزیت دیگر این الگوریتم این است که روشهاي ریاضی بهینهسازي اغلب منجر به یک فرمول یا دستورالعمل خاص براي حل هر مسئله می شوند. در حالی که روشهاي هوشمند دستورالعملهایی هستند که به صورت کلی میتوانند در حل هر مسئلهاي به کار گرفته شوند.از طرفی پیشرفت روزافزون الکترونیک و وسیع شدن کاربرد سیستمهاي الکترونیکی همراه مثل دستگاههاي ارتباطی بی سیم و دستگاههایی که با باطري کار میکنند، مستلزم ساخت و بهبود سیستمهایی است که با ولتاژ و توان کم کار کرده و همچنین از سرعت خوب و تاخیر کمتري بهرهمند باشند. با توجه به کاربرد زیاد انواع - Digital Signal Processor - DSP در این دستگاهها، نیاز به نسل جدیدي از مبدلهاي - Analog to Digital - A/D نمایان میشود که توان مصرفی کمی داشته باشند. یکی از اجزاي مهم بلوك A/D مقایسه کنندهها میباشند. بیشتر توان مصرفی در مبدلهاي A/D ناشی از توان استاتیکی اتلاف شده در اجزا مداري آنالوگی است که نیاز به جریان بایاس DC دارند. یک راه حل موثر استفاده از مقایسه کنندههاي پویا - Dynamic - است. با این روش توان مصرفی استاتیک کاهش مییابد.
– 2 طراحی مقایسه کننده
- 2.1 ساختار مداري مقایسه کننده
مدار مربوط به مقایسه کننده در شکل 1 نشان داده شده. وقتی که پالس ساعت وارد سطح پائینی خود میشود، سوئیچ S0 خروجی مدار را در VDD قرار میدهد که نقطهي نا پایدار براي لچ میباشد. در این فاز ترانزیستورهاي S1 ، S2 و S`1 ، S`2 از اتلاف توان استاتیک جلوگیري میکنند. هر دو جفت ترانزیستور PMOS مشابه T3 ، T4 و T`3 ، T`4 به ترتیب به سیگنالهاي تفاضلی ورودي و مرجع متصلند. از آنجایی که این ترانزیستورها در ناحیهي triode کار میکنند، به عنوان مقاوتهاي کنترل شونده با ولتاژي عمل میکنند که حالت نهایی لچ را تعیین میکنند. میزان رسانایی هر یک از این جفت ترانزیستورهاي PMOS از طریق روابط - 1 - و - 2 - محاسبه میشوند.اگر ولتاژ ورودي VIN = VIN+ - VIN- باشد دو رابطهي بالا در ولتاژ آستانهي مقایسه کننده با هم برابر میشوند و از آنجا رابطهي زیر اثبات میشودکه در آن VREF = VREF+ - VREF- است. مشاهده میشود که ولتاژ آستانهي مدار با تغییر نسبت W4 /W3 قابل تنظیم خواهد بود.
- 2.2 روابط تأخیر و توان
طبق توضیحات داده شده در [1] میتوان رابطهي تأخیر مدار را به صورت زیر بدست آورد که در آن β3 = µpC`OX - W3 / L3 - است. با توجه به اینکه شبیه سازي انجام شده در این مقاله در تکنولوژي 0.18 انجام شده لذا براي رابطهي فوق، ثابتها به صورت جدول - 1 - مقدار دهی شدهاند.جدول – - 1 - مقادیردر نظر گرفته شده براي ثابتهاي دو رابطهي تأخیر و توان رابطهي توان نیز به صورت زیر بدست میآید.همچنین براي حاصلضرب توان در تأخیر یا Power- - PDP - Delay Product داریم.
- 2.3 محاسبات ژنتیکی انجام شده توسط MATLAB
محدودیت براي W در الگوریتم ژنتیک بازهاي بین 0.18 تا 36 در نظر گرفته شده است. طبق اظهارات [1] میزان تأخیر مدار تنها وابسته به میزان W1 است و رابطهي - 7 - نشان میدهد که کمترین میزان تأخیر هنگامی است که W1 در بیشترین میزان خود انتخاب شده باشد. طبق نتابج شبیه سازي، در الگوریتم اگر وابستگی تأخیر مدار را تنها به W1 فرض شود و میزان W3 نهان در β ثابت در نظر گرفته شود و همچنین تنها از رابطهي تأخیر به عنوان تابع برازش براي تولید نسلهاي بعدي استفاده شود، کمترین میزان تأخیر هنگامی است که W1 در بیشترین میزان خود انتخاب شده باشد. در این حالت الگوریتم ژنتیک پس از بارها اجرا و تولید نسل، مناسب ترین مقداري که براي W1 پیدا میکند نزدیک به 36 است، که با رابطهي - 7 - نیز سازگار است.
با انتخاب بیش از حد بزرگ عرض W1 ، ترانزیستور M1 متحمل جریان زیادي میشود که علاوه بر کاهش تأخیر باعث زیاد شدن توان مصرفی میگردد، که مطلوب نیست. لذا تصمیم گرفته شد که معادلهي PDP و توان مصرفی نیز در تصمیم گیري الگوریتم شرکت داده شود. همچنین براي گرفتن نتایج بهتر، میزان W2 به عنوان متغیر در نظر گرفته شد. با این شرایط الگوریتم پس از هر بار اجرا نتایج کاملاً متفاوتی نسبت به قبل ارائه میدهد اما با این مزیت که عرض ترانزیستورها با توجه به محدودیتهاي تعیین شده براي توان و تأخیرانتخاب شدهاند. به عنوان مثال عرض ترانریستورها را W1 = 35.1760 و W3 = 8.0487 تعیین کرده، میزان تأخیر پیشبینی شده با رابطهي - 4 - برابر 2.39 ns میباشد. همچنین توان و PDP نیز به ترتیب مقادیر 4.49 µW و 0.107 fJ را دارا میباشند. مدار را با HSPICE شبیه سازي میکنیم. نتایج زیر حاصل میشوند:
براي حالت VIN = 0 , VREF = 0 نمودار شکل - 2 - بدست میآید.براي حالت V IN = 1 , VREF = 1 نمودار شکل - 3 - بدست میآید.
