بخشی از مقاله
چکیده: مدارات پایه محاسباتی ، به دلیل توانایی در پیاده سازی چهار عمل اصلی محاسباتی - جمع، تفریق، ضرب و تقسیم - به عنوان یکی از مهمترین و پرکاربردترین بخشهای اصلی پردازنده های دیجیتالی در طرّاحی مدارهای مجتمع، شناخته می شود با احتساب این موضوع برای تحول در سیستم های پردازشی باید ساختاری جایگزین یا بهبود یافته برای جمع کننده ها طراحی کرد . پس از نانو متری شدن ابعاد ترانزیستورها و کشف قطعاتی همچون ترانزیستورهای مبتنی بر نانو لوله های کربنی و از آنجایی که در سال های اخیر ترانزیستور های CNTFET بازده بهتری به نسبت MOSFET داشته ، تلاش ها برای طراحی ، اجرا و عملیاتی کردن مدارات با CNTFETها افزایش چشمگیری داشته است .
در این پژوهش تلاش شده است که سلول تمام جمع کنندی جدیدی با بهره گیری از تکنولوژی CNTFET - ترانزیستورهای مبتنی بر نانولوله ی کربنی - ، جهت دستیابی به مداری با عملکردی مناسب و توان مصرفی کم، ارائه گردد. طرح پیشنهادی با استفاده از 26 ترانزیستور نانو لوله کربنی و با استفاده از ساختار xor/xnor پیاده سازی شده است . شبیه سازی مدار با نرم افزار HSPICE و در ولتاژ 0/9 ولت انجام گرفته است . مدارات را در سه ولتاژ مختلف مورد آزمایش قرار داده شده و در پایان مقایسه ای میان مدار پیشنهادی و مدل های پیشین صورت گرفته است و نتایج آن در چند جدول آورده شده است.
.1 مقدمه1
به کمک یک تمام جمع کننده ، می توان هر چهار عمل اصلی محاسباتی - جمع، تفریق، ضرب و تقسیم - را پیاده سازی نمود . این مدار از جمله مدارهای کلیدی در پردازنده ها به شمار می آید. از این رو بهبود تمام جمع کننده، باعث بهبود در عملکرد کلّی پردازنده می شود و باعث پیدایش دنیای محاسباتی بهینه می گردد . در چند دهه اخیر ، روشهای فراوانی برای پیاده سازی یک تمام جمع کننده ، اعم از روشهای دینامیک و روشهای استاتیک ، معرفی شد . ولی با این حال تمامی مدارها از یک رابطه مشترک پیروی می کرد. طراحان تلاش میکردند تا رابطه - 1 - را به بهترین حالت ممکن پیاده سازی نمایند . در این رابطه A ، Bو C سه ورودی مدار و Sum و Carry دو خروجی آن می باشند. [1]
پیاده سازی های استاندارد ، با روش های منطقی متفاوتی وجود دارد که در گذشته برای طراحی سلول های جمع کننده استفاده می شده اند اگرچه همه ی آنها توابع مشابهی دارند، اما راه های تولید کردن گره های طبقه های میانی و خروجی، بارهای ورودی و طبقه ی میانی و تعداد ترانزیستورها متفاوت است . توپولوژی های مختلف همگی از لحاظ ظاهری دارای یک عملکرد هستند ، اما از لحاظ هزینه ی پیاده سازی، توان مصرفی و سرعت عملکرد با یکدیگر اختلاف دارند. بعضی از آنها به عنوان یک تمام جمع کننده استفاده می شوند و بعضی هم به عنوان یک طبقه در ساختارهای هیبریدی استفاده می شوند .
شاید بتوان سال 1994 تاکنون را دورهای طلایی، برای مدار جمعکننده و طرّاحان آن دانست. در این دوره ی بیست ساله ، مدار جمع کننده ، روز به روز دچار تحولات فراوانی شده است . یکی ازروشهای ابتدایی طرّاحی ، استفاده از روش ترانزیستورهای عبور - pass-transistor - است .[2] این روش به دلیل افت ولتاژ ، زمانی که ترانزیستور نوعN می خواهد مقدار ولتاژ منبع را از خود عبور دهد و افزایش ولتاژ ، زمانی که ترانزیستور نوع P می خواهد صفر را از خود عبور دهد ، توانایی راه اندازی طبقات بعد از خود را نداشت. از این رو طرّاحان اجازه نداشتند خروجی مداری را که با ترانزیستور عبور ، پیاده سازی شده بود به گیت ترانزیستورهای طبقه بعد متصل کنند .
در سال Issam 1996 و همکارانش یکی از قدیمی ترین مدارهای این روش را ارائه کردند.[3] در مدار مذکور از 32 ترانزیستور استفاده شده است که با توجه به مسیرهایی که برای سیم کشی نیاز دارد ، باعث می شود تا این مدار روند پیاده سازی عملی مناسبی را نداشته باشد . با بررسی مقالاتی همچون مقاله ی Reddy و همکارانش در سال 2013 که در سالهای اخیر ارائه شده است [4]، می توان دریافت این روش به دلیل قدرت در حذف ترانزیستورها و کاهش حجم مدار ، با وجود مشکلات روش ترانزیستورهای عبور ، هنوز هم یکی از محبوب ترین روشهای طرّاحی است .
در این مدار با استفاده از تغییر در سایز بندی ترانزیستورها ، روش جدیدی برای طراحی مدار XOR ارائه شده است ، Reddy و همکارانش با کمک این نوآوری توانستند تعداد ترانزیستور و توان مصرفی را بدون افزایش تأخیر کاهش دهند . اما این نکته نباید فراموش شود ، که ایجاد تغییرات در سایزبندی ترانزیستورها باعث پیچیدگی در تولید ترانزیستور می شود . جمع کننده ای که Kumar و همکارانش در سال 2011 ارائه کردند یکی دیگر از مدارهایی است ، که توسط ترانزیستورهای عبور ارائه شده است .[2]
مزایای این طرح عبارتند از توان مصرفی پایین به علت استفاده از پیاده سازی جدید تابع XOR جدید با ترانزیستورهای کمتر ، سطح ولتاژ خروجی مناسب به علت استفاده از گیتهای NOT ، فضای اشغالی کمتر به علت استفاده از تمام جمع کننده تنها با 8 ترانزیستور ، استفاده از تنها 3 ترانزیستور برای پیاده سازی گیت XNOR ، از معایب این طرح می توان به مواردی همچون عدم استاندارد بودن تکنولوژی ساخت ، نیاز به هزینه اضافی برای ساخت ماسک و توانای محدود خروجی ها در راه اندازی طبقات بعدی به علت استفاده از ترانزیستورهای عبور در خروجی Carry نام برد.
یکی دیگر از روشهای طرّاحی ، روش C-CMOS است . مشهورترین مدار این روش ، مداری به نام جمع کننده آینه ای است که توسط Zimmermann و همکارانش در سال 1997به دنیای الکترونیک معرّفی شد .[5] یکی از بزرگترین اشکالات این روش ، تعداد زیاد ترانزیستور مورد استفاده برای ایجاد ساختارهای منظم با بهره گیری از ترانزیستورهای بالابر و پایین بر، به حساب می آید . در واقع برای ایجاد این مدارها از تعداد مساوی ترانزیستورهای نوع P و نوع N استفاده شده است که به عنوان مکمل در کنار هم عمل می کنند .
از این نکته نیز نباید غافل شد که این روش به دلیل نظمی که در چینش ترانزیستورها دارد ، یکی از ساده ترین روش های طرّاحی مدارهای دیجیتال به حساب می آید . همچنین هیچ یک از سبک های طراحی مدار نمی توانند از لحاظ استحکام و ثبات با روش C- Cmosرقابت کنند . این امر ، باعث شده است که ناوی و همکارانش در این روش در سال 2008 با کمک 24 ترانزیستور به ارائه ی یک تمام جمع کننده ، بپردازند .[6]
مدار فوق با ارائه همزمان خروجی ها در دو طبقه ، سرعت و توان مصرفی را بهبود بخشید ، ولی به دلیل استفاده ی همزمان از سیگنالهای C,B,A و مکمل آنها به عنوان ورودی های ، این مدار ، زمانی کارائی مناسبی از خود نشان می دهد که هر 6 ورودی نامبرده به طور همزمان موجود باشد و نیازی به تولید آنها از سایر ورودی ها نباشد .از همان آغاز ایجاد تحولات در طرّاحی تمام جمع کننده ها ، مدارهای پویای زیادی مطرح شد .[1][7]
به عنوان مثال ، می توان مداری را که در سال 2010 توسط میرزایی و همکارانش ارائه شده است [7]، از بهترین فعالیتهای محقّقان در این زمینه دانست . این روش با بهره گیری از پالس ساعت و شارژ و دشارژ کردن خازن بار ، توانست تعداد 2N ترانزیستور روش C-CMOS را به N+ 2 ترانزیستور کاهش دهد . از آنجا که در منطق پویا نیم بازه ی زمانی پردازش ، فقط به شارژ یا دشارژ شدن خازن بار، تعلّق دارد و بسیاری از مسیرهای مستقیم از VDD به زمین، حذف می شود توان مصرفی به میزان قابل توجهی کاهش می یابد . بزرگترین مشکلات این روش را می توان مسئله ی اشتراک ، بار نامعتبر بودن خروجی ها ، در نیمی از بازه زمانی پردازش و افزایش پیچیدگی دانست.
در یک دهه ی اخیر، روش جدیدی به نام روش تابع اکثرّیت، معرّفی شد . در این روش ، به کمک تعداد فردی از خازن ها که به صورت موازی به هم متصل شده اند ، مداری طراحی می شود که در آن سطحی منطقی که بیشترین تکرار را دارد به خروجی مدار ، انتقال می یابد . به عبارتی در جبر بولی، تابع اکثرّیت ، تابعی است با N ورودی به یک خروجی ، مقدار منطقی خروجی صفر خواهد بود . اگر پنجاه درصد یا بیش از پنجاه درصد از ورودی ها صفر باشند و یا برعکس ، جدول درستی تمام جمع کننده ها جدول - 1 - نشان می دهد رابطه - 2 - صادق است.
بدین منظور ، محققان زیادی از این قاعده استفاده کردند و جمع کننده های زیادی را معرفی نمودند. به عنوان مثال ، در سال 2011 علیزاده و همکارانش توانستند با ارائه ی شش مدار جمع کننده با استفاده از این روش ، مجموعهی مناسبی در اختیار محقّقان قرار دهند .[8] روش تابع اکثرّیت به دلیل وجود خازنهای زیاد ، نیازمند زمانی برای شارژ و دشارژ شدن هر خازن موجود در مدار است . این امر، تأخیر عملکرد مدار را تا حد نامطلوبی ، افزایش می دهد . با این وجود ، این روش توانسته است حجم طراحی را به صورت چشمگیری کاهش دهد . به همین منظور ، این نوع طراحی در مواردی که کاهش سطح مدار ، مطرح است یکی از کاندیداهای مناسب به شمار می آید .
از مقالاتی که با این روش ارائه شده است ، می توان به جمع کننده سال 2009 ناوی و همکارانش اشاره داشت که با کمک 7 خازن و 8 ترانزیستور پیاده سازی شده است .مدار فوق دارای توان مصرفی و حجم نسبتاً مناسبی است ولی به دلیل استفاده از 8 خازن ، تاخیر بهبود چندانی نداشته است .[9] مدار ارائه شده ، توسط ناوی و همکارانش در سال 2009 با تغییر در سایز بندی ترانزیستورها توانسته است ، از تعداد خازن های مورد نیاز در مدار بکاهد . با کاهش تعداد خازن در مدار پارامترهای چون توان مصرفی ، تاخیر و PDP بهبود یافت ، اما این کار باعث پیچیدگی در تولید برخی از ترانزیستورهای این جمع کننده می شد که خود امری هزینه بر بود .[7]
