بخشی از مقاله
چکیده
در این مقاله ما یک سلول ﲨع کننده کامل یک بیتی در سطح مدارترانزیستوری ارائه کرده ایم.این مداربرمبنای مدار XOR ساخته شده و برای تولید رقم نقلی از ترانزیستورهای انتقال استفاده شده است . مدار پیشنهادی رابا چند ﲨع کننده ی کامل مرجع دیگر مقایسه کرده ایم ،برای مقایسه از برنامه یHSPICE و تکنولوژی 0.9µm CMOS استفاده شده است. شبیه سازی در سه ولتاژ 0.5v ،0.9v،1.2v اﳒام شده است، نتایج شبیه سازی نشان میدهد مقدار تاخیر و حاصلضرب تاخیر در توان مصرفی - PDP - نسبت به مدارهای دیگر بسیار ﲠﱰ شده و مدار دارای رقم نقلیخروجی سریعی میباشد.
کلید واژه- ﲨع کننده کامل ، PDP ، تاخیر ،Hspice ، ترانزیستور انتقال، رقم نقلی سریع و کارآیی
- 1 مقدمه
جمع کننده یکی از اجزای اصلی مدارهای DSP و اساس همه مدارهای محاسباتی دیجیتال است ، یک سلول جمع کننده کامل سه ورودی و دو خروجی دارد.[3] سه ورودی شامل دو بیت A,B و یک بیت رقم نقلی ورودی Cin است و خروجیها دو بیت مجموع Sum و رقم نقلی بعدی Cout است. Sum جمع مدول دوی A,B,Cin و Cout سرریز حاصل جمع دودویی A,B,Cin است ,2] .[1 رابطه بین ورودیها و خروجی ها بصورت زیر است دو متدولوژی اصلی برای بهبود کارآیی جمع کننده ها وجود دارد ، یکی از دیدگاه معماری است که در آن یافتن کوتاهترین مسیر بحرانی در جمع کننده های چند بیتی و سپس کوتاهترین مسیر برای کاهش مجموع تاخیرمسیرهای بحرانی مدنظر میباشد. دیگر از دیدگاه طراحی مدار در سطح ترانزیستور است که در آن طراحی یک هسته سلول جمع کننده با کارآیی بالا بر مبنای مداری که از تعداد کمتری ترانزیستور استفاده شود ، مصرف توان پایین ، درایوینگ خوب، عملکرد خوب، سطح تراشه کمتر و نظم لی اوت داشته باشد .[4-8]
بهرحال با گسترش روزافزون مدارهای پرتابل ، طراحی مدارهای با سرعت بالا و مصرف توان کم یک مسئله و هدف مهم در طراحی ها است ،در این راه کارهای زیادی انجام شده است که میتوان به چند مورد اخیر اشاره کرد.سلول جمع کننده دینامیک معمولی[1,13] 1 شانزده ترانزیستور دارد و بر مبنای منطق-NP CMOS طراحی شده است. تاخیر و مصرف توان این روش خیلی خوب نیست .[1] جمع کننده کامل به نام CPL2 سی و دو ترانزیستور دارد و بر مبنای منطق CPL است. این مدار مصرف توان بالایی دارد .[1,14,16] جمع کننده CMOS معمولی بیست و هشت ترانزیستور دارد و بر مبنای ساختارCMOS طراحی شده است. این روش زمان تاخیر خوبی ندارد. [1,16]
آقای ناوی و همکاران در سال 2009 از مدار شکل - - 1 جهت تولید Sum و Cout بطور جداگانه استفاده کرده-اند، در این روش از یک مدار خازنی که با استفاده از تابع اکثریت کار میکند برای تولید Cout استفاده شده است این مدار از نظر سطح تراشه مناسب است اما از نظر زمان تاخیر - delay - از دیگر روشهای مقایسه شده بهتر نیست.[12]آقای لی و همکاران در سال 1997 یک مدار جمع کننده کامل یک بیتی که در شکل - 2 - نشان داده را ارائه کرده اند که از چهارده ترانزیستور ساخته شده و سطح کمی را اشغال میکند، مشکل مدار اینست که گره ی داخلی Y در اثر ولتاژ|Vth| میتواند بالاتر یا پایین تر از ولتاژ نرمال باشد در این مدار جریان درین ثابت است این مدار میتواند با یک منبع تغذیه بالا کار کند
اما جریان ثابت درین باعث افزایش مصرف توان میشود.[14]
آقای ناوی و همکاران در سال 2000 یک مدارجمع کننده کامل با 24 ارائه کرده اند و جمع کننده پل نامدارد - مطابق شکل شماره - 3 ، در این مدار ، یک مدار پل Cout را تولید میکند ، و مدار پل دیگر که سری با مدار پل قبلی است ، Sum را ایجاد میکند ، در این مدار تولید کننده sum منتظر تولید Cout می شود که از مشکلات این مدار است و در حالت چند بیتی باعث خطای هازارد میشو د .[9,12,15]افراد دیگری هم کارهای دیگری از این قبیل کرده اند که بیشتر روی کاهش توان مصرفی سلول جمع کننده و افزایش سرعت آن تحقیق کرده اند. در بخش بعدی مداری را پیشنهاد میدهیم که بر این اساس بهبود قابل توجهی در سرعت و حاصلضرب توان مصرفی در تاخیر یک سلول جمع کننده داده است. سپس این مدار و مدارهای دیگری از این قبیل که در سال گذشته و سال 2010 ارائه شده اند را شبیه سازی و با هم مقایسه میکنیم.
-2معرفی مدار پیشنهادی و شبیه سازی آن
در اینجا ما یک مدار جمع کننده کامل جدید ارائه میدهیم که اساس آن برای تولید حاصلجمع استفاده از XOR با 4 ترانزیستور است که در آنها سیگنال Sum را مطابق شکل شماره - 4 - و سیگنال Cout را با استفاده از pass-transistor تولید میکنیم در نهایت جمع کننده کامل ارائه شده مطابق شکل شماره - 5 - خواهد بود . در این مدار تولید سیگنال کری بسیار سریع است و تولید هر دو سیگنال sum و Cout همزمان است ، در این مدار زمان تاخیر سیگنال کری بسیار کم است وبهمین دلیل این مدار مناسب برای جمع کننده های چند بیتی است چون یکی از مشکلات مدارات جمع کننده های چند بیتی تاخیر در تولید سیگنال کری جهت طبقه های بعدی است و بخصوصدر بیتهای با ارزش بالاتر است که سرعت کار جمع کننده را بدلیل ایجاد خطای هازارد محدود میکند و طبقات آخر معطل رسیدن رقم نقلی از طبقات ماقبل میشوند. [2][16]
مدار پیشنهادی ارائه شده و 3 جمع کننده دیگر [9][12][14] را با استفاده از Hspice2006 و تکنولوژی [17] 0.9ʽm CMOSدر دمای 25œc و استفاده از منبع تغذیه های 1.2v , 0.9v, 0.5v شبیه سازی کرده ایم فرکانس سیگنال پالس ساعت 200MHz بوده است زمان تاخیر در این مدارها از زمانیکه سیگنال ورودی به %50 مقدار ولتاژ تغذیه میرسد تا زمانیکه خروجی هم به %50 ولتاژ نهایی برسد محاسبه شده است .ودر نهایت فاکتور PDP یعنی حاصلضرب حداکثر تاخیر در میانگین مصرف توان است که بصورت معادله
