بخشی از مقاله
چکیده
در این مقاله یک مبدل دیجیتال به آنالوگ با ساختار هدایت جریانی - CS DAC - با قدرت تفکیک پذیری 8 بیت برای کاربردهایی با سرعت بالا و توان مصرفی پایین ارائه شده است. این طرح، تنها از 4 دیکدر 2 BT بیتی مد جریان - CML - استفاده میکند. از این رو، مدارهای لچ و راهانداز که در CS DAC متعارف مورد استفاده قرار میگیرند، در این طرح حذف میشوند. این امر باعث کاهش توان مصرفی، فضای اشغالی و افزایش سرعت می شود. مدار CS DAC پیشنهادی در نرم افزار HSPICE و در تکنولوژی 180 nm CMOS شبیه سازی شده است. نتایج شبیه سازی نشان میدهد که مقدار SFDR که بیانگر نسبت توان سیگنال به توان قویترین هارمونیک میباشد، در مدار پیشنهادی در فرکانس ورودی 94 MHz و نرخ نمونه برداری 500 MS/s برابر با 52. 8 dB میباشد و توان مصرفی مبدل در ولتاژ تغذیهی 1/8 V برابر 5/7 mW است.
کلید واژه- دیکدر BT مد جریان، ساختار هدایت جریانی، مبدل دیجیتال به آنالوگ، نرخ نمونهبرداری.
-1 مقدمه
در سالهای اخیر، طراحی مدارهای مجتمع با توان مصرفی پایین و فضای اشغالی کم به ویژه در دستگاههای قابل حمل به یک مسألهی اساسی تبدیل شده است. امروزه در سیستمهای نوین مخابراتی مبدلهای دیجیتال به آنالوگ با ساختار هدایت جریانی - CS DACs - به دلیل سرعت بالا و توان مصرفی پایین به وفور مورد استفاده قرار میگیرندCS DACs . [1] دارای سه معماری اصلی هستند که عبارتند از: -1 ساختار هدایت جریانی بر مبنای وزن دهی باینری، -2 ساختار هدایت جریانی بر مبنای وزن دهی یگانی، -3 ساختار هدایت جریانی بخش بندی شده.
در CS DAC بر مبنای وزن دهی باینری کد ورودی یک آرایهی سلولی وزن سلول جریان را تغییر میدهد. از مزایای این معماری سادگی آن و فضای اشغالی کم تراشه است اما در این معماری تطابق بین منابع بسیار مهم است و هیچ تضمینی برای کلید زنییکنوا وجود ندارد2]و.[3 در بر مبنای وزن دهی یگانی،منابع جریان توسط کد ترمومتری هدایت میشوند یعنی ابتدا کد ورودی باینری به وسیلهی دیکدر BT به کد دماسنجی تبدیل میشود و سیگنالهای دماسنجی سوئیچینگ سلولهای جریان را کنترل میکنند. یکنوایی، خطاهای DNL و INL کم که به ترتیب بیانگر پارامتر غیر خطی بودن تفاضلی و غیر خطی بودن انتگرالی هستند، از مزایای این ساختار هستند.
اما این نوع از DAC به دلیل وجود دیکدر BT دارای مصرف توان بالا و فضای اشغالی زیاد میباشد. در ساختار بخش بندی شده یک مصالحه بین معماری یگانی و باینری که به ترتیب دارای سادگی و دقت بالایی هستند، ایجاد میکند. این معماری k بیت از بیت-های پرارزش را توسط روش یگانی و m بیت باقی ماندهی دیگر را توسط روش باینری تبدیل میکند. از این رو در این معماری خطاهای DNL و INL و نیز فضای اشغالی توسط دیکدر BT کاهش پیدا میکند. علاوه بر این، در این معماری توان مصرفی نیز کاهش پیدا میکند.[4]
قسمت دیجیتال یک CS DAC بخش بندی شدهی متعارف، از مدارهای دیکدر BT، لچ و راه انداز تشکیل شده است. این بلوک-ها سبب افزایش مصرف توان و فضای اشغالی و نیز کاهش سرعت در CS DAC متعارف میشود5] و.[6 در این مقاله با بهره گیری از دیکدر BT مد جریان به جای مد ولتاژ، مدارهای لچ و راه انداز حذف میشوند که منجر به کاهش توان مصرفی و فضای اشغالی و نیز افزایش سرعت میشود. این مقاله به صورت زیر ارائه شده است: در بخش دوم، مدار CS DAC پیشنهادی آورده شده است. بخش سوم، نتایج شبیه سازی را نشان میدهد و در بخش چهارم به نتیجه گیری پرداخته شده است.
-2 مبدل دیجیتال به آنالوگ پیشنهادی
در CS DAC متعارف، شیوههای بسیاری برای تقسیم بیتهای دیجیتال ورودی وجود دارد. ابتدا بیت دیجیتال ورودی به دو بخش تقسیم میشود که بیتهای کم ارزش آن - LSB - توسط منابع جریان با وزن باینری و بیتهای پر ارزش آن - MSB - از طریق دیکدر باینری به دماسنجی، توسط منابع جریان هم وزن محقق میشود1]و.[4 از آنجایی که طراحی یک CS DAC با توان مصرفی پایین و فضای اشغالی کم هدف این مقاله است، تعداد بیتهایی که سلولهای جریان یگانی را کنترل میکنند باید به حداقل برسد. بنابراین در CS DAC پیشنهادی، ابتدا 8 بیت دیجیتال ورودی به 4 گروه دو بیتی تقسیم میشود و این دو بیت ورودی باینری با استفاده از دیکدر BT دو بیتی به کدهای دماسنجی تبدیل میشوند.
دیکدرهای BT کمترین مصرف توان و فضای اشغالی را بین همهی دیکدرهای BT دارند. دیکدر BT دو بیتی در شکل 1 نمایش داده شده است. با توجه به اینکه CS DAC پیشنهادی در این مقاله 8 بیتی است، از 4 دیکدر BT دو بیتی استفاده میکند که هر دیکدر سه سلول جریان را کنترل میکند.بیت مربوط به MSB و b0 بیت مربوط به LSB میباشد. هر کدام از دو بیت ورودی > - b7,b6 - , - b5,b4 - , - b3,b2 - , - b1,b0 - @ توسط دیکدر2-3 BT به کد دماسنجی تبدیل میشود. بنابراین سه خروجی هر دیکدر سه سلول جریان را کنترل میکند. لازم به ذکر است که سلولهای جریان هر گروه وزنهای متفاوتی دارند.
با استفاده از دیکدر BT دو بیتی، قسمت دیجیتال CS DAC پیشنهادی مصرف توان پایینتر و فضای اشغالی کمتری در مقایسه با CS DAC متعارف دارد. اما انرژی ناشی از جهش در
این طراحی در مقایسه با متعارف بزرگتر است، از این رو بیتهای بیشتری را به کد دماسنجی اعمال میکند. طبق مرجع [7]، حداکثر انرژی ناشی از جهش در طول فاصلهی زمانی - Tu - برابر است با:که در این رابطه Ag,max ، ماکزیمم دامنهی جهش، Tg مدت زمان جهش، N تعداد بیتCS DAC، M تعداد بیتهای تقسیم شده و ∆ برابر با است. بنابراین، انرژی ناشی از جهش رامیتوان با افزایش تعداد بیتهای تقسیم شده - M - کاهش داد.
که در دیکدر مد جریان مورد استفاده قرار میگیرند، نمایش داده شده است. ترانزیستورها در گیتهای CML زمانی که روشن میشوند در ناحیهی اشباع بایاس میشوند.[8]منابع جریان در CS DAC متعارف توسط سوئیچهای مکمل کنترل میشوند. از این رو، هر کدام از سلولهای جریان به یک سیگنال کنترل کننده نیاز دارند. بنابراین، خروجیهای دیکدر BT مد ولتاژ که سوئیچهای مربوط به سلول جریان را کنترل میکنند باید به دو سیگنال مکمل تبدیل شوند که نقطهی عبوری این سیگنالها برای به دست آوردن بهترین عملکرد در یک CS DAC بسیار مهم است به گونهای که عدم تنظیم این نقطهی عبوری موجب غیر خطی شدن و اعوجاج هارمونیکی می-شود.
در یک CS DAC متعارف که از دیکدر BT مد ولتاژ استفاده میکند، مدار لچ برای تولید سیگنالهای مکمل با نقطه-ی عبوری صحیح استفاده میشود. اما گیتهای مد جریان دارای سیگنالهای خروجی مکمل هستند. از این رو، با استفاده از دیکدر BT مد جریان در CS DAC پیشنهادی دیگر نیازی به استفاده از مدار لچ در این ساختار نیست و میتوان آن را حذف کرد.خروجیهای دیکدر BT مد ولتاژ از صفر تا Vdd متغیر هستند. از این رو، پس از اعمال پالس نمونه برداری به گیت ترانزیستور سوئیچ میزان تغییر ولتاژ خروجی بسیار زیاد میشود که این اتفاق منجر به بروز خطای اثر مستقیم کلاک میشود.
به منظور رفع خطای فوق در یک CS DAC با دیکدر BT مد ولتاژ از مدار راه انداز برای کاهش تغییرات ولتاژ خروجی دیکدر استفاده می-کنند که استفاده از این مدار علاوه بر افزایش مصرف توان، سبب افزایش فضای اشغالی نیز میشود. اما در CS DAC پیشنهادی میزان تغییرات خروجیهای دیکدر BT مد جریان بسیار کم استاز این رو مدار راه انداز در این ساختار حذف میشود که همین امر سبب کاهش مصرف توان و فضای اشغالی میشود. همچنین سرعت CS DAC پیشنهادی به دلیل حذف هر دو مدار لچ و راه انداز نسبت به CS DAC متعارف افزایش پیدا میکند.
2؛-1 سلول جریان عملکرد غیرایده آل در یک سلول جریان خاصیت خطی بودن درکل مبدل دیجیتال به آنالوگ را تحت تأثیر قرار میدهد و می-تواند خطی بودن قابل دستیابی برای DAC را کاهش دهد. بنابراین، سلول جریان در یک CS DAC باید به طور دقیق طراحی شود. در این طراحی، ترانزیستورهای NMOS برای طراحی سلول جریان مورد استفاده قرار میگیرند زیرا این نوع از ترانزیستورها دارای ابعاد کوچکتری نسبت به ترانزیستورهای PMOS برای تولید همان جریان هستند. سوئیچهای مکمل نیز برای هدایت جریان به خروجیها مورد استفاده قرار میگیرند و اگر تنها یک سوئیچ برای هر سلول جریان استفاده شود، گره درین در سلول جریان در طول تغییر کد ورودی سریعاً تخلیه میشود که منجر به کاهش پارامتر SFDR در CS DAC میشود .[9] از این رو، در این مقاله ساختار کسکود در طراحی منابع جریان به منظور دستیابی به امپدانس خروجی بالا مورد استفاده قرار میگیرد. در واقع امپدانس خروجی بالا در منابع جریان منجر به بهبود خاصیت خطی بودن درمیشود. در
