بخشی از مقاله
چکیده
این مقاله یک سلول تاخیر کنترل شونده با ولتاژ جدید که قابلیت استفاده در یک حلقه قفل شده تاخیر آنالوگ را دارد، ارائه میکند. سلول تاخیر پیشنهادی، ساختار تفاضلی دارد و بنابراین باعث کاهش نویز تغذیه و نویز بدنه نسبت به ساختارهای سلول تاخیر تکسر، میشود. در صورتی که از پنج سلول تاخیر که به طور متوالی به هم متصل شدهاند استفاده گردد، یک خط تاخیر با توان بسیار پایین حاصل میشود که دارای گستره فرکانسی وسیعی از 200MHz تا 1GHz، میباشد همچنین ساختار پیشنهادی در گستره وسیعی از ولتاژ کنترل از 0/335Vتا 1/8V رفتار صحیحی از خود نشان میدهد.
این مدار در تکنولوژی TSMC 0.18um CMOS با ولتاژ تغذیه 1/8V، و در نرم افزار ADS شبیهسازی و طراحی شده است. نتایج شبیه سازی نشان میدهد که گستره تاخیر قابل تنظیم برای هر سلول تاخیر پیشنهادی، بین0/2 تا 1ns میباشد. همچنین این سلول تاخیر دارای مشخصه خطی در بازه 0/335 تا 0/6 V میباشد. مصرف توان در 5 سلول تاخیر، 0/8352nW بدست آمده است که در مقایسه با ساختارهای تفاضلی پیشین، بسیار کاهش یافته است.
-1 مقدمه
حلقهی قفل شده فاز - PLL - و حلقهی قفل شده تاخیر - - DLL برای هدف همزمانی کلاک به کار میروند. زمان قفل و عملکرد جیتر همواره نکات مهم در طراحی PLL و DLL محسوب میشوند. DLL یک سیستم کنترلی مرتبه اول است و از پایداری بیشتر، نویز فاز و جیتر کمتری نسبت به PLL برخوردار است .[1] همچنین حلقهی قفل شده تاخیر از خط تاخیر کنترلشونده با ولتاژ استفاده میکند درحالی که PLL از VCO استفاده میکند که خاصیت انباشتگی جیتر دارد و بنابراین سیگنال تولیدی توسط DLL، جیتر کمتری دارد.[4-2] در DLLهای آنالوگ،گستره تاخیر VCDL به طور مستقیم گستره عملکرد مدار را محدود میکند.
همچنین DLLهای متداول ممکن است از قفل هارمونیکی در طی عملکرد گسترهی وسیع رنج ببرند، این بدان معنی است که DLLها ممکن است به جای قفلکردن حلقه در فاصله یک دوره تناوب از ورودی، در مضاربی از دوره تناوب ورودی ورودی، قفل کنند
جهت حل این مشکل زمان تاخیر اولیه خط تاخیر، دارای یک محدوده بیشینه و کمینه میباشد. در واقع تاخیر اولیه باید بین 0/5 Tclk و 1/5 Tclk، باشد که در آن Tclk کلاک مرجع میباشد. به علت اینکه DLLها فقط فاز را تنظیم می کنند و نیز بازه تغییرات زمان تاخیر سلول های تاخیر دارای محدودیت است، گستره فرکانسی قابل پوشش توسط DLLها معمولا نمیتواند زیاد باشد. DLL ها برحسب نوع خط تاخیر مورد استفاده در ساختار خود به دو بخش کلی آنالوگ و دیجیتال قابل تقسیم میباشند. یک DLL آنالوگ متداول همانطور که در شکل1 نشان داده شده است، شامل چهار بلوک مهم، یعنی آشکارساز فاز-فرکانس - - PFD، پمپ- بار - - CP، فیلتر حلقه - LF - و خط تاخیر کنترل شونده با ولتاژ - VCDL - میباشد
در حلقهی قفل شده تاخیر، کلاک مرجع در طول VCDL گسترش مییابد، PFD به VCDL وصل شده است و به طور ثابت خطای فاز بین کلاک مرجع در شروع و پایان خط را نظارت میکند و به طور دائم اطلاعات خطا را به CP میفرستد که خطای فاز را به جریان تبدیل میکند و آن را به فیلتر حلقه برای تولید ولتاژ کنترل پمپ میکند و به موجب آن تاخیر VCDL تنظیم میشود. با استفاده از یک فیدبک منفی، خطای فاز به تدریج کاهش مییابد تا زمانی که در نهایت به صفر میرسد که نشان دهندهی قفل شدن حلقه است
مهمترین قسمت یک DLL، قسمت خط تاخیر آن میباشد. به طور کلی خط تاخیر باید بتواند به خوبی در فرکانس موردنظر کار کرده و نیز تا حد امکان دارای توان مصرفی کم و نویز فاز پایینی باشد .[10] برای اینکه در خروجی هر سلول تاخیردهنده از یک مدار معکوس کنندهی دیگر جهت رسیدن به همان سیگنال مطلوب استفاده نگردد، سلولهای تاخیر به صورت زوجهای دیفرانسیلی طراحی میگردند، به طوری که در خروجی هر سلول تاخیردهنده به طور همزمان دو سیگنال، یکی خود سیگنال مطلوب و دیگری معکوس آن در دست باشد.
میزان تاخیر این سلولهای تاخیر توسط ولتاژ کنترل، یعنی ولتاژ خازن فیلتر حلقه، کنترل میگردد. از آن جایی که سیگتال خروجی VCDLبه همراه سیگنال مرجع ورودی به آشکارساز فاز فرستاده میشوند تا به طور دقیق اختلاف فازهای آنها آشکار گردد، در این صورت برای اینکه سیگنال خروجی VCDL و مرجع به درستی هم فاز گردند نیاز است که تابع تبدیل هرسلول تاخیردهنده در گسترهی تغییرات ولتاژ کنترل کاملا یکنواخت باشد - به ازای یک تاخیر فقط یک ولتاژ کنترل وجود داشته باشد - . امروزه مصرف توان کم، همواره برای هریک از محصولات الکترونیکی یک خواستهی مهم محسوب میشود. تکنولوژی CMOS یک فرایند متعارف برای دستیابی به این امر در مدارهای مجتمع میباشد .[11] لذا هدف این مقاله طراحی یک سلول تاخیر جدید با توان کم می-باشد.
در این مقاله یک ساختار خط تاخیر با توان پایین و گستره فرکانسی وسیع ارائه میشود که بخشهای مقاله به صورت زیر سازماندهی شده است: در بخش 2، ساختار سلول تاخیر پیشنهادی بررسی میشود. نتایج شبیهسازی مدار ارائه شده و مقایسه با ساختارهای گذشته، در بخش 3 بیان شده است و درپایان، بخش 4 به نتیجه گیری پرداخته است.
شکل 1 بلوک دیاگرام حلقه قفل شده تاخیر متداول
-2 سلول تاخیر کنترل شونده با ولتاژ پیشنهادی
سلول تاخیر یک بلوک حیاتی در DLL، PLL، سنتزکنندهها و ضربکنندههای فرکانسی، ریزپردازندهها، مدارهای حافظه و مبدلهای time to digital به شمار میرود 12] و .[13 ساختارهایی که به عنوان سلول تاخیر کنترل-شونده با ولتاژ استفاده میشوند، به دو گروه تقسیم بندی میگردند: تمام سوئینگ که ساختار تکسر هم نامیده میشود و ساختار تفاضلی. برای یک مدار DLL، گسترهی قفل یکی از مهمترین خصوصیات بحرانی محسوب می-شود و اصولا از طریق مجموع تاخیر سلولهای تاخیر، تعیین میگردد
عموما یک گستره تاخیر طولانی، به دو روش میتواند تولید شود. روش اول استفاده از تعداد زیادی سلول تاخیر، با تاخیر واحد نسبتا کم میباشد که این امر، سطح اشغالی و مصرف توان را افزایش میدهد. روش دوم استفاده از تعداد کمی سلول تاخیر است به طوری که هر سلول، تاخیر زیادی را تولید کند. در نتیجه باعث میشود که سیگنال خروجی، لبه گذرا با سوئیچ سریع نداشته باشد. لبههای با سوئیچ کند، موجب خراب شدن عملکرد نویز فاز میگردند. بنابراین برای تولید یک تاخیر طولانی با لبه سوئیچ سریع، که از خراب شدن نویزفاز نیز جلوگیری شود، ایده طراحی برطبق اسیلاتور حلقوی اتخاذ شده است 15]و .[16 به این ترتیب، لبههای با سوئیچ سریع، از طریق لچ کراس کوپل PMOS بازیابی میشوند. زمانی که سیگنال تزریق میشود، این لچ در مسیر مخالفت کردن با حالت گذرای سیگنال در PMOSها، عمل میکند. در هرحال، بعد از مدتی، تابع لچ، به یک فیدبک مثبت تغییر مییابد و باعث تسریع حالت گذرای سیگنال میگردد.
شکل 2 ساختار سلول تاخیر متداول با بار Maneatis را نشان میدهد .[17] سلول تاخیر تفاضلی پیشنهادی، که در شکل 3 آورده شده، حالت گذرای سریعتری در مقایسه با سلول تاخیر Maneatis متداول، ارائه میکند. خط تاخیری که در ساختار DLL استفاده میشود و از این سلول تاخیر استفاده میکند، شامل پنج طبقه سلول تاخیر است. برای یک VCDL، پارامترهایی چون گستره فرکانس کاری، مصرف توان، محدوده ولتاژ کنترل وگستره تاخیر، در طراحی محدودیت ایجاد میکنند.
ساختار پیشنهادی دارای مزایایی نسبت به روشهای جریانی میباشد. تفاضلی بودن سلول تاخیر موجب میشود که این ساختار در مقابل نویز ناشی از زیرلایه و نویز ناشی از منبع تغذیه، مقاومت کند و بنابراین در مقایسه با المان تاخیر تکسر، مناسبتر میباشد. در این ساختار، لچ ضعیف PMOS یعنی ترانزیستورهای M1 لحاظ شده-اند تا موجب تسریع حالت گذرای سیگنالهای زوج تفاضلی M2 گردند. در هرحال این امر باعث کاهش نرخ چرخش در سیگنال خروجی میشود. برای بهبود قابلیت driving در سلول تاخیر، ترانزیستورهای M3 که در ناحیه فعال میباشند، اضافه میگردند. ترانزیستورهای NMOS یعنی M4 برای تنظیم تاخیر استفاده شده اند که خروجی مدار پمپ بار و فیلتر حلقه، یعنی ولتاژ کنترل، به گیت آنها تزریق میشود.
هر سلول تاخیر از 24 ترانزیستور تشکیل شده است، به طوری که ترانزیستورهای کراس کوپل PMOS یعنی M1 تضمین میکنند که سلول تاخیر میتواند عملکرد تفاضلی را بدون منبع جریان tail تحقق بخشد. ترانزیستورهای M5 جهت افزایش مقدار تاخیر هر سلول لحاظ شدهاند به طوری که حداکثر تاخیر تولیدی از هر سلول، 1ns گردد. این ترانزیستورها، به همراه ترانزیستورهای M6، با ولتاژی برابر با ولتاژ تغذیه، یعنی 1/8V بایاس شده اند. برای بهبود شکل موجهای سیگنال خروجی، از یک وارونگر با ترانزیستورهای M7 و M8 استفاده شده است.
شکل2 سلول تاخیر متداول Maneatis
