بخشی از مقاله
چکیده
این مقاله یک طراحی آشکارساز فاز-فرکانس اصلاحشده دینامیکی را معرفی میکند. مدار آشکارساز پیشنهادی با استفاده از تکنولوژی 0/18 میکرومترمنطق CMOS و با استفاده از نرمافزار ADS طراحی و شبیهسازیشده است و نتایج بهدستآمده مورد تجزیهوتحلیل قرارگرفته است. بهمنظور کاهش ناحیهی مرده، سیگنال مسیریاب داخلی در مدار موردنظر استفادهشده و برای گسترش آن، حلقه قفلشده فاز - PLL - طراحیشده است.
باهدف کاهش مساحت ، مدار موردنظر با 16 ترانزیستور به وجود آمده است. این مدار با توان 40/8 پیکووات با 1/2 ولت برای تغذیه عمل میکند. نتایج شبیهسازی پیشطرح نشان میدهد که مدار موردنظر ناحیهی مرده را حذف میکند. علاوه بر این، این مدار با سرعتبالا کار میکند و توان عملکرد را در فرکانس مرجع 50 مگاهرتز و در فرکانس بازخورد 4 گیگاهرتز کاهش داده است.
مقدمه
حلقه قفلشده فاز - PLL - ، نقش حیاتی در سیستمهای ارتباطی امروزی ایفا میکندو عمدتاً در ارتباطات استفاده میشود و از مهمترین روشها برای تولید سیگنالهای ساعت و فرکانس میباشد. بهطور دقیقتر، یک PLL فاز و فرکانس خروجی یک نوسانساز قابلکنترل را برای مطابقت با فاز و فرکانس خروجی یک نوسانساز مرجع هماهنگ میکند .[5- 1] مکانیزمهای حلقه قفلشده فاز میتواند بهعنوان مدارهای آنالوگ یا دیجیتالی اجرا شود.
هردوی این اجراها، ساختار پایهای یکسانی را بکار میبرند که شامل چهار بلوک کاربردی پایه میباشد: آشکارساز فازوفرکانس - PFD - ، نوسانساز کنترل ولتاژ - VCO - ، فیلتر حلقه - LF - و تقسیمکننده فرکانس. - - FD معماری پایه آشکارساز فاز و فرکانس در شکل 1 و 2 نشان دادهشده است. این ساختار شامل دو فیلیپ فلاپ و یک گیت NANDمیباشد 2]،.[1 با توجه به مسیر تنظیم مجدد این طراحی از ناحیهی مرده رنج میبرد. ناحیه مرده در یک آشکارساز فاز و فرکانس محدوده تشخیص ورودی را کاهش میدهد.
این ناحیهی مرده زمانی اتفاق میافتد که لبههای بالارونده دو ساعت هنگام مقایسه بسیار به هم نزدیک باشند. با توجه به بسیاری از دلایل مانند عدم تطابق مدار و عدم تناسب تأخیر ، آشکارساز در تشخیص چنین تفاوت کوچکی مشکل دارد. آشکارساز خطای فاز را زمانی که در ناحیهی مرده اتفاق میافتد ، تشخیص نمیدهد و PLL یک فاز اشتباه را قفل میکند.
-２ مدار پیشنهادی و ماژولهای دیگر طراحی
با بررسیهای انجامشده مشاهدهشده است که مسیریابی سیگنال داخلی بهمنظور حذف ناحیهی مرده در مدار PFD هدف میباشد. بر اساس این مفهوم، یک مدار دینامیکی با سرعتبالا ارائهشده است و همانطور که در شکل 3 نشان دادهشده ، طراحیشده است. مسیر تنظیم مجدد آشکارساز توسط مسیریابی ارتباط ورودی PFD برای فیلیپ فلاپی که بعدازآن واقعشده حذف میشود. ورودی یک فیلیپ فلاپ نقش مهمی در توسعهی سیگنال تنظیم مجدد برای فیلیپ فلاپ دیگر بازی میکند. درنتیجه ناحیهی مرده حذف میشود و همچنین با کاهش یک ترانزیستور توان نیز کاهش مییابد .[6,7]
با کاهش تعداد ترانزیستور ، مساحت مدار کاهش و سرعت آن افزایش مییابد. زمانی که سیگنال مرجع باعث به حداقل رسیدن سیگنال VCO طراحیشده میشود بر دقت خروجی آشکارساز پیشنهادی غلبه میکند. با کمک کوچکترین طول کانال در طراحی مدار ، بهعنوان یک دستگاه آشکارساز که با تغییرات مقیاس تکنولوژی CMOS در حال کوچک شدن میباشد ، نشان داده میشود. شکل 4 نشاندهندهی ماژول فیلیپ فلاپ آشکارساز موردنظر از میباشد.
در PLL، سیگنال مرجع و سیگنال از سمت VCO به مدار آشکارساز پیشنهادی متصل میشود. نتیجه ی مدار آشکارساز به پمپ بار متصل میشود. خروجی پمپ شارژ به حلقهی فیلتر متصل میشود و درنهایت به VCO اعمال میشود. فرکانس VCO با فرکانس ورودی و خروجی حلقه هماهنگ میشود و سپس فاز VCO برای فاز ورودی تنظیم میشود.
