بخشی از مقاله
خلاصه
در این مقاله، یک مدولاتور دلتا سیگما جدید بر پایه ثبات تقریب گر متوالی ارائه شده است. کوآنتایزر تقریب گر متوالی - SAR - استفاده شده در این ساختار برای پیشبینی خروجی انتگرال گیر از مبدل دیجیتال به آنالوگ - DAC - موجود در فیدبک مدولاتور استفاده میکند، که باعث حذف مبدل دیجیتال به آنالوگ داخلی کوآنتایزر تقریب گر متوالی شده است. در روش پیشنهادی تعداد سطوح مبدل دیجیتال به آنالوگ کاهش پیدا کرده است که میتوان هر سطح را توسط یک مبدل دیجیتال به آنالوگ تک بیتی و با کمک انتگرالگیر موجود در مدولاتور تولید نمود.
بنابراین نیاز به یک مدار تطبیق المان پویا از بین رفته و در نتیجه، مصرف توان و سطح اشغالی کاهش مییابد. برای مطالعهی عملکرد روش پیشنهادی یک مدولاتور دلتا سیگما چهار بیتی مرتبه سوم و بصورت چند طبقه1 در تکنولوژی 180 نانومتر طراحی و شبیه سازی شده است. همچنین نتایج شبیه سازی نسبت سیگنال به نویز و اعوجاج 92/86 دسی بل، محدوده پویا 105/53 دسی بل و مصرف توان 2/5 میلی وات را با تغذیه 1/8 ولتی نشان میدهد. شاخص شایستگی در پهنای باند 20 کیلو هرتز و نرخ فرا نمونه برداری 42 نیز برابر 174/5 دسی بل شده است.
.1 مقدمه
در کاربردهای صوتی دیجیتال برای افزایش کیفیت صوت نمونه برداری شده به مبدل های آنالوگ به دیجیتال2 با دقت و وضوح3 خروجی بالا نیاز است. مدولاتورهای دلتا سیگما بدلیل سرعت بالا، خاصیت شکلدهی نویز و طراحی مناسب برای تولید خروجی با دقت و وضوح بالا، در بسیاری از کاربردها به عنوان مبدل آنالوگ به دیجیتال استفاده میشوند .[1]
پس این مبدلها به خاطر ویژگی های یاد شده، ساختار مناسبی برای استفاده در ابزارهای صوتی میباشند. اما خطاهایی از جمله، خطای کوآنتایزر و خطای عدم تطابق المانهای موجود در مبدل دیجیتال به آنالوگ4، بطور جدی عملکرد این مدولاتورها را محدود میکنند. خطای کوانتایزر با استفاده از یک مدولاتور چند بیتی کاهش داده میشود زیرا این نوع مدولاتورها نسبت به نمونه های تک بیتی خطای کوچکتری داشته [2] و نیازمندی به نرخ چرخش بالا در انتگرال گیر مربوط به مدولاتورهای چند بیتی کمتر است .[3]
در سالهای اخیر، ساختارهای زیادی از مبدل آنالوگ به دیجیتال دلتا سیگما ارائه شده، که در آنها از کوآنتایزر های چند بیتی متفاوتی استفاده میشود، از جمله ی این کوآنتایزها میتوان به مبدل آنالوگ به دیجیتال فلش[4] 1، اسیلاتور کنترل شده با ولتاژ[5] 2 و ثبات تقریب گر متوالی[6,7] 3 اشاره کرد. در مبدل آنالوگ به دیجیتال فلش از تعداد زیادی مقایسه گر برای تبدیل سیگنال ورودی به کد دیجیتال استفاده می شود.
اگر تعداد بیتهای خروجی کوآنتایزر به اندازه یک بیت افزایش یابد، تعداد مقایسه گرها دو برابر میشود. پس مصرف توان، پیچیدگی ساختار و سطح اشغالی یک کوآنتایزر فلش با افزایش هر بیت بطور چشمگیری زیاد میشود .[8] یک ساختار جایگزین برای این مدولاتورها بکارگیری کوانتایزر VCO به عنوان کوآنتایزر چند بیتی میباشد. ساختار کوآنتایزر VCO مانند یک مدولاتور دلتا سیگما زمان پیوستهی در جه اول میباشد. ولی متاسفانه خطا های غیر خطی موجود در این ساختار عملکرد آن را تضعیف میکنند .[9] علاوه بر اینها، یک مبدل SAR هم میتواند به عنوان یک کوآنتایزر چند بیتی در مدولتورهای دلتا سیگما استفاده شود .[10]
در این کوآنتایزر از یک DAC داخلی اضافی برای تکمیل فرآیند تقریب متوالی در ساختار مدولاتور استفاده میشود. اخیرا ساختاری ارائه گردیده، که DAC داخلی کوآنتایزر در آن حذف شده است .[11] اما حذف DAC داخلی کوآنتایزر منجر به خطا در خروجی دیجیتال سیستم میشود که این خطا ناشی از خاصیت جمع کنندگی انتگرالگیر میباشد. بعلاوه، در مدولاتورهای بیان شده از DAC چند بیتی استفاده شده، که عدم تطابق بین المانهای آن باعث ایجاد خطاهای غیر خطی میشود.
برای حل مشکل یاد شده از یک مدار دیجیتالی DEM استفاده میشود که باعث افزایش مصرف توان و سطح اشغالی سیلیکون میشود. در این مقاله با استفاده از یک DAC تک بیتی و کوانتایز SAR جدید، مدولاتور چند بیتی پیشنهاد شده است که نیازی به مدار DEM ندارد و در نتیجه میزان پیچیدگی مدار و سطح سیلیکن اشغالی آن کاهش پیدا کرده و همچنین خطای ناشی از اشباع انتگرالگیر در آن از بین رفته است.
.2 مدار پیشنهادی
در طراحی مدولاتور دلتا سیگما پیشنهادی از یک کوآنتایزر SAR جدید استفاده شده است و ساختار کلی آن به گونهای بهبود داده شده است تا معایب استفاده از این کوآمتایزر از بین برود. ساختار یک مبدل آنالوگ به دیجیتال دلتا سیگما بر پایه کوآنتایزر تقریب متوالی در شکل1 نشان داده شده است. همانطور که مشخص است، در این ساختار از دو مبدل دیجیتال به آنالوگ استفاده شده که یکی از آنها در مسیر فیدبک مدولاتور قرار گرفته و دیگری به عنوان DAC داخلی کوآنتایزر چند بیتی استفاده شده است.
در مدولاتور پیشنهادی DAC داخلی کوآنتایزر حذف شده و این رجیستر برای تکمیل فرآیند تقریب متوالی خود از DAC موجود در فیدبک مدولاتور استفاده میکند. اما حذف DAC داخلی کوآنتایزر منجر به بروز خطا در پیش بینی هر نمونه از سیگنال ورودی میشود زیرا به دلیل خاصیت جمع کنندگی انتگرالگیر، ولتاژ تولید شده توسط DAC در هر مرحله با مقدار مرحله قبل جمع میشود.
بعلاوه، در شکل 2 روشی برای اجتناب از خطای ناشی از خاصیت جمع کنندگی انتگرالگیر معرفی شده است که در آن اختلاف دو سطح متوالی از کوآنتایزر توسط Difference Decoder به انتگرالگیر ارسال میشود .[11] در ساختار ارائه شده در این مقاله که در شکل 3 نشان داده شده است، مقدار اختلاف بین دو سطح متوالی توسط کوآنتایزر SAR محاسبه شده و به صورت متوالی و توسط یک DAC تک بیتی به انگرالگیر اعمال میشود.
به عبارت دیگر، یک ولتاژ ثابت توسط DAC تک بیتی تولید شده و در چند پالس ساعت مشخص به انتگرالگیر ارسال میگردد. در ضمن، هر نمونه از سیگنال ورودی تا زمانی که فرآیند تقریب متوالی پایان نیافته است، به انتگرالگیر اعمال نمیشود. پس در مدولاتور پیشنهادی با استفاده از روش یاد شده خطای کوآنتایزر از بین رفته است و ساختار کوآنتایزر به گونهای بهبود داده شده است که بتوان از یک DAC تک بیتی به جای نمونه چند بیتی استفاده کرد که این تغییرات باعث بهبود عملکرد کوآنتایزر SAR خواهد شد. در ادامه روش پیشنهادی توضیح داده میشود.
.3 الگوریتم روش پیشنهادی
همانطور که اشاره شد، اولین قدم در بهبود عملکرد مدولاتور دلتا سیگما بر پایه کوآنتایزر SAR حذف DAC داخلی کوآنتایزر میباشد اما حذف این DAC داخلی باعث بروز خطا در خروجی سیستم میشود.
