بخشی از مقاله
چکیده :
در این تحقیق یک تکنیک جدید برای کاهش توان مصرفی مدارهای منطقی دومینو ارائه شد.در مدار پیشنهادی یک بافر استفاده گردید که موجب کاهش توان در مقایسه با منطق دومینو معمولی شد. سپس یک جمع کننده با استفاده از این منطق پیشنهادی طراحی گردید که نتایج حاصل از آن حاکی از توان مصرفی پایین وتأخیر کمتری نسبت به مدارهای جمع کننده قبلی دارد.در شبیه سازی انجام شده از نرم افزار HSpice و تکنولوژی 0/18 میکرومتر CMOS استفاده گردید.
-1 مقدمه
واحد جمع کننده پر کاربردترین و پایه ترین واحد در طراحی سیستمهای دیجیتال محابه گر از قبیل جمع ،تفریق ،ضرب ، تقسیم و می... باشد.توان به عنوان یک محدودیّت طراحی اوّ لیه مدارهای جمع کننده می باشد. با پیشرفت تکنولوژی ، توان و سرعت بالاتر نگرانی عمده سیستم های جمع بسیار فشرده 1می شود .جمع کننده ها از اجزای بسار مهّم در کاربردهای محاسباتی به شمار می روند و بهبود ساختار آنها، ارتقای کلی عملکرد سیستم را به دنبال خواهد داشت.
کاهش مصرف تمام جمع کننده موجب کاهش مصرف ALU می شود. بنابراین امروزه طراحی جمع کننده با ویژگی توان مصرفی پایین بیشترین محبوبیت را دارا ست. با توجه به رشد روز افزون ادوات الکترونیکی بی سیم و قابل حمل و نیاز به طراحی مدارهای مجتمع بسیار فشرده با عملکرد بالا و توان کم، طراحی های جدیدو مبتکرانه بسیاری در این زمینه جهت پیاده سازی این ساختار، صورت گرفته است.
برای طراحی مدارهای سرعت بالا از منطق دینامیک استفاده می شود. این منطق تعداد ترانزیستورهای مورد نیاز در طراحی را کاهش می دهد. کاهش در تعداد ترانزیستورها منجر به کاهش قابل توجّهی در مساحت تراشه افزاره در مقایسه با منطق CMOS استاتیک می شود. اما عیب اصلی این منطق مصرف توان اضافی ناشی از فعالیّت کلید زنی کلاک می باشد.
همچنین این منطق نیاز به اینورتر در خروجی دارد تا از توزیع بار در خروجی جلوگیری نماید. برای کاهش توان مصرفی مدار منطق دینامیک راهکارهایی از قبیل ترکیبی از مدار استاتیک- دینامیک، استفاده از دو منبع ولتاژ، و دو ولتاژ آستانه در مقالات پیشنهاد شده است.در این پژوهش برای بهبود مصرف توان از یک منطق جدید که منطق 2FTL نامیده می شود پیشنهاد شده است.
ساختار این مقاله به شرح زیر می باشد : بخش اول مقدمه، بخش دوم عملکرد پارامترهای جمع کننده ، بخش سوم بررسی بلوک دیاگرام تمام جمع کننده با ساختار دینامیک ، بخش چهارم ساختار مدار سرعت بالا HSO3 FTL ،بخش پنجم طراحی مدار تمام جمع کننده پیشنهادی، بخش ششم نتایج شبیه سازی و بخش آخر نتیجه گیری.
-2 عملکرد پارامترهای جمع کننده
مفیدترین عملکرد پارامترهای یک جمع کننده تأخیرو مصرف توان آن به نظر می رسد ، پارامتر سوم به عنوان تأخیر توان محصول شناخته می شود
2,4 معادلات منطقی برای جمع کننده :
معادلات تابع جمع کننده نشان داده شده در زیر با سه بیت ورودی
A ، B ، Cin و دو خروجی sum و Cout را محاسبه می کند
. خروجی یک بیتی sum برای جمع کردن وخروجی یک بیتی Coutبرای بیت نقلی است .
- 2 1 توان مصرفی :
توان مصرفی در سیستمهای دیجیتال حاصل مجموع، تلفات استاتیک، تلفات دینامیک وتلفات جریان مستقیم است. که این پارامتر از فرمول های زیر قابل محاسه می باشد.
2,2 تأخیر انتشار:
این پارامتر که معرف میزان تأخیر خروجی نسبت به ورودی است، از فرمول زیر قابل محاسبه است.
یکی دیگر از پارامترهای طراحی سیستمهای دیجیتال عبارت است از حاصل ضرب توان مصرفی در تأخیر انتشارکه از فرمول زیر قابل محاسبه است.
-3 بررسی بلوک دیاگرام تمام جمع کننده با ساختار دینامیک
شکل 1 نمونه ای از مدار در منطق پویا
وقتی کلاک صفراست گره خروجی توسط ترانزیستورP تا VDD شارژمی شود.دراین زمان ترانزیستور N که ترانزیستورارزیابی است خاموش است و شبکه pull-down غیرفعّال است. وقتی کلاک یک است، ترانزیستورپیش شارژ Pخاموش شده وترانزیستور N روشن می شود. اگرورودیها به گونه- ای باشد که شبکه pull-down وصل شود، مسیری بین خروجی و زمین برقرارشده و خازن خروجی را دشارژ می کند. اما اگر این شبکه قطع باشد، ولتاژی که در CL ازپیش شارژ شده بود، درآن باقی خواهدماند.
-4 ساختار مدار سرعت بالا HSO FTL
منطق FTL یک منطق جدید تمام جمع کننده ها می باشد ، برای بهبود مصرف توان مدار منطق دینامیک به کار گرفته شده است و باعث کاهش توان مصرفی و سرعت بالاتر در مدار می گردد.
شکل2 ساختار .HSO
ترانزیستور PMOS M4که بصورت سری باM1 قرار گرفته است. مقاومت کل در مسیر VDD تا گره ی خروجی را افزایش می دهد. در نتیجه سطح VOL کاهش می یابد و منجر به بهبود مصرف توان می شود. اگر کلاک برابریک باشد، ترانزیستورهایM1 و M4خاموش وترانزیستور M2 روشن است پس خروجی به زمین وصل می شود. درحالتی که کلاک برابرصفراست ترانزیستورهایM1 وM4 روشن وترانزیستور M2 خاموش است و خروجی برابر ورودی می شود. این مدار، مدار اینورتر طراحی شده به وسیله این منطق می باشد . شکل 3 نمودارclk و شکل 4 نمودار ورودی و نتایج حاصل از شبیه سازی در شکل5و توان مصرفی در شکل 6 نشان داده شده است
