بخشی از مقاله
خلاصه: مصالحه بین خطای نگه داری - pedestal - و زمان نشست - acquisition - تعیین کننده میزان دقت - سرعتی است که می توان بوسیله مدارهای نمونه بردار - نگه دار CMOS به آن دست یافت. این مقاله، روشی نوین برای طراحی یک مدار نمونه بردار - نگه دار CMOS با سرعت و دقت بالا ارائه می کند. در این مدارخطای، نمونه برداری که عمدتاً توسط clock-feedthrough و تزریق بار سویچ های CMOS تولید می شود بوسیله چندین تکنیک مداری از جمله مدار قرینه و استفاده از سویچ های dummy به طور قابل ملاحظه ای حذف می شود. نتایج شبیه سازی در تکنولوژی 0.18ʽ CMOS تائید می کند که مدار پیشنهادی، خطای pedestal را به میزان زیادی کاهش داده و دقتی معادل 12 بیت موثر در نرخ نمونه برداری 1GHz برای سیگنال های ورودی تا فرکانس 20MHz را تولید می کند.
- 1 مقدمه
یک مدار نمونه بردار - نگه دار، - T&H - به منظور انجام عملیات نمونه برداری از سیگنال آنالوگ ورودی در یک مبدل آنالوگ به دیجیتال بکار می رود. طراحی مدارات T&H اولین گام در ساخت مبدل های آنالوگ به دیجیتال - A/D - محسوب می شود . از آنجا که ویژگیهای دینامیکی یک مبدل A/D توسط مدار T&H بکار رفته در آن مشخص می شود، طراح باید محدودیت های موجود در پروسه نمونه برداری که توسط اینگونه مدارات اعمال می شوند را در روند طراحی مد نظر قرار دهد.
یک مدار T&H نقش مهمی در تعیین مقادیر SNDR و SFDR در یک مبدل A/D ایفا می کند [11]عموماً. عملکرد یک مدار T&H اینگونه تعریف می شود که ولتاژ ورودی توسط یک سویچ نمونه برداری شده و سپس مقدار نمونه برداری شده در یک خازن نگه داری می شود. به طور کلی، دقت یک مدار CMOS T&H از روی مقادیر خطاهای تزریق بار و clock-feedthrough مشخص می شود. در سالهای اخیر، با تحقیقات و بررسی های فراوان، تکنیک های جدیدی برای حذف و یا به حداقل رساندن تاثیرات تزریق بار و clock-feedthrough در یک مدار CMOS T&H حلقه باز ابداع شده اند.
تکنیک هایی از قبیل اس تفاده از سویچ های [1]dummy ، [3] bottom plate sampling ، بوت استرپ[5] و غیره. استفاده از سویچ های dummy، یکی از اولین راهکارهایی است که در مقالات برای کاهش خطای غیرخطی بودن ارائه شده است. در این تکنیک یک سویچ dummy به مدار T&H CMOS اضافه می شود تا بار تزریق شده توسط سویچ CMOS را جذب کرده و از تغییر سطح ولتاژ ذخیره شده در خازن نمونه برداری جلوگیری کند. در این تکنیک، فرض بر این است که بار موجود در کانال سویچ CMOS به یک اندازه بین مدارهای متصل به سورس و درین سویچ تقسیم می شود.
این فرضیه به طور کلی صحیح نمی باشد و درنتیجه این تکنیک به تنهایی نمی تواند عمل حذف دقیق خطا را انجام دهد. در [3] تکنیک bottom plate sampling ارائه شده است که ابتدا وابستگی تزریق بار به سطح سیگنال ورودی را از بین برده و سپس خطای آفست باقیمانده را از طریق یک عملیات تفاضلی حذف می کند. در برخی مدارات، از ساختار های تفاضلی برای کاهش نویز مد مشترک و اعوجاج هارمونیکی استفاده می شود اما وابستگی آن ها به منابع تفاضلی، کاربردشان را در عمل بسیار محدود کرده است.
- 2 ساختار مدار نمونه بردار - نگه دار
الف - طراحی های متداول
مطابق شکل1، ابتدایی ترین مدار CMOS T&H از یک سویچ CMOS و یک خازن تشکیل شده است. در فاز نمونه برداری سویچ - مد - Track، ولتاژ دو سر خازن سیگنال ورودی را دنبال می کند، درحالیکه در فاز ایزوله بودن - مد - Hold، ولتاژ در همان سطحی که در فاز قبلی بوده باقی می ماند، - شکل. - 2 به طور کلی چهار مشخصه عملیات اصلی یک مدار T&H را توصیف می کنند که عبارتند از: مد Track، گذار از Track به Hold، مد Hold و گذار از Hold به .Track این ویژگی ها در جدول1 به طور خلاصه ذکر شده اند. در این مقاله به بررسی و حذف خطاهایی از جمله offset، pedestal و clock-feedthrough می پردازیم.
ب - روش bottom plate sampling
همانطور که در شکل3 نشان داده شده است، در این ساختار هنگامی که هردو پالس ساعت clk1 و clk2 یک هستند، خروجی - - Vout ورودی - Vin - را دنبال می کند. پس از آن، نخست clk1 صفر می شود و درنتیجه S3 را خاموش می کند. در این لحظه، ولتاژ در صفحه بالایی خازن C1 صفر و در صفحه پایینی آن Vin است. از آنجا که هردوی سورس و درین S3 پتانسیل ثابتی دارند، تزریق بار ناشی از S3 مستقل از سیگنال ورودی خواهد بود و می توان آن را به عنوان ولتاژ خطای آفست درنظر گرفت. این خطای آفست در بخش های بعدی توسط چند تکنیک مداری به آسانی حذف می شود.
ج - مدار قرینه
همانطور که در شکل 4 می بینیم، مدار T&H ارائه شده شامل یک سویچ نمونه برداری - S3 - و یک خازن نگهداری - C1 - است و همچنین دارای یک مدار قرینه است که شامل سویچ نمونه برداری - S4 - و یک خازن نگهداری - C2 - می باشد. پس از اعمال یک ولتاژ ورودی، دو فاز اصلی وجود دارد که به صورت متوالی و پی در پی اتفاق می افتند: مد Track و مد .Hold در مد Track سویچ های S1 و S3 روشن، سویچ S2 خاموش و ولتاژی که درحال ذخیره شدن در خازن C1 است ولتاژ ورودی را دنبال می کند. در گذار به مد Hold، ابتدا سویچ S3 خاموش شده و پس از یک تاخیر - در حدود 0.3 نانوثانیه - پالس clk2 صفر می شود که در نتیجه S1 روشن و S2 خاموش می شود.
چون سورس S3 به زمین وصل است هیچ اثر بدنه ای ندارد و بنابراین بار موجود در کانال S3 تنها یک خطای آفست مستقل از ورودی روی خازن C1 تولید می کند. هنگامیکه S3 خاموش می شود مسیر اتصالی از C1 به زمین، باز می شود. در نتیجه بار مربوط به سطح ولتاژ ورودی گذرا، در خازن C1 ذخیره می شود. همچنین سطح ولتاژ دو سر C1 تغییر نمی کند، تا زمانیکه S3 دوباره روشن شود و مسیر اتصالی خازن به زمین را بوجود آورد. تاخیر زمانی بین clk1 و clk2 باعث میشود که بار تزریق شده توسط S1 روی ولتاژ دوسر C1 اثری نداشته باشد.
شکل .3 طراحی T&H با اعمال مدار قرینه. هر سویچ، یک ترانزیستور NMOS است. S3 و C1 مدار نمونه برداری و S4 و C2 مدار قرینه را تشکیل می دهند. لذا ولتاژ دوسر C1 عبارت است از مقدار نمونه برداری شده از سیگنال ورودی به همراه خطای آفست ناشی از تزریق بار .S3 مدار قرینه، به حذف این خطای آفست در خروجی کمک می کند. C2 و S4 که مدار قرینه را تشکیل می دهند، همان ویژگی های C1 و S3 را دارند. به این صورت که S3 و S4 طول و عرض کانال یکسانی دارند و مقادیر C1 و C2 دقیقا برابرند. پالس ساعتی که S3 و S4 را تحریک می کند نیز یکسانند.
اینکه چه مقدار از بار تزریقی به سورس و چه مقدار به درین یک ترانزیستور CMOS برود به سه عامل بستگی دارد: ولتاژهای سورس و درین، امپدانس دیده شده از آن ها و سرعت پالس ساعت اعمال شده به گیت .[11] لذا با توجه به آنچه که بیان شد، می توان نتیجه گرفت که خطای آفست تولید شده توسط S3 در مدار نمونه برداری، دقیقاً برابر است با مقدار خطای تولید شده توسط S4 در مدار قرینه . برای اینکه بتوانیم تعریفی از خروجی - Vout - داشته باشیم ابتدا فرض می کنیم که تاثیر clock-feedthrough جزئی است. که VΔS3 ولتاژ آفست تولید شده توسط S3 است.
وقتیکه S2 روشن میشود، فیدبک منفی بوجود آمده و سطح ولتاژ صفحه بالایی خازن نمونه برداری شروع به تغییر می کند. اما چون مسیر اتصالی به زمین هنوز باز است، سطح ولتاژ دوسر خازن ثابت باقی می ماند. هنگامیکه حلقه فیدبک آپ امپ را فرو می نشاند، سطح ولتاژهای ورودی منفی - - Vy و ورودی مثبت آن - Vx - مساوی می شوند.
د - سویچ گیت انتقالی CMOS
یک ترانزیستور NMOS در ولتاژهای بالا ضعیف عمل می کند. از طرف دیگر، یک ترانزیستور PMOS به عکس در ولتاژهای پایین ضعیف عمل می کند. اما اگر یک جفت ترانزیستور P و N را به صورت موازی با یکدیگر بایاس کنیم - سویچ گیت انتقالی - CMOS این مشکل حل می شود. پس با تعویض سویچ های مدار ارائه شده با جفت گیت انتقالی CMOS، رنج دینامیکی وسیعتری - به اندازه ولتاژ تغذیه - خواهیم داشت.
ه - سویچ های dummy
همانگونه که قبلاً بیان شد، هنوز مشکل مربوط به خطای ناشی از clock-feedthrough مرتفع نشده است. این خطا، هم در ترانزیستورهای کانال P و هم در ترانزیستورهای کانال N تولید میشود.
