بخشی از مقاله
چکیده
یک تکنیک مدار برای طراحی یک مدار نمونه و نگهدارنده با سرعت بالا پیشنهاد شده است.یک اثر تعویض زیر لایه تضعیف شده سوئیچ T در حالت نگهدارنده مدار نمونه و نگهدارنده استفاده می شود ، ساختار نوع T باعث می شود که اثر تغذیه سیگنال وابسته به ورودی نادیده گرفته شود ، و یک عملکرد خطی بالا می تواند مطمئن باشد.
بر اساس SMIC 0.13 ، فرایند CMOS استاندارد، یک مدار نمونه و نگهداری قابل استفاده برای 12 بیتی، 100 مگا هرتز ADC خط لوله طراحی شده است. نتایج شبیه سازی Specter نشان می دهد که استفاده از این تکنیک می تواند عملکرد دینامیکی و نسبت سیگنال نویز و اعوجاج - SNADR - و دامنه دینامیکی آزاد اسپرس - SFDR - مدار نمونه و نگهداری به ترتیب 85,5 و 92,87 دسی بل را تحت فرکانس ورودی Nyquist بهبود بخشد.
-1 مقدمه
همانطور که پردازش سیگنال دیجیتالی در هر جنبه ای از دنیای دیجیتال نفوذ می کند، سرعت پردازش و رزولوشن بالاتر مورد نیاز است، که به طور مداوم نیازمند افزایش میزان تبدیل و رزولوشن مبدل های آنالوگ به دیجیتال - ADC - است
بدیهی است، عملکرد مدار نمونه و نگهدارنده عامل کلیدی ADC است. طراحی یک سیستم نمونه و نگهداری با کارایی بالا دشوار است، به ویژه واحد سوئیچ. چون ابعاد سوئیچ کوچک است ، مقاومت و رفتار غیر خطی افزایش می یابد. از سوی دیگر، هر چه ابعاد بزرگتر ، ظرفیت های پارازیتی خازنی بیشتر ، این سرعت را محدود می کند
هنگامی که اندازه مناسب انتخاب می شود، پدیده تغذیه از طریق سیگنال بین ورودی و خروجی در فرکانس ورودی بالا رخ می دهد، از این رو وضعیت خاموش این سوئیچ ایده آل نیست. همچنین اثر تعویض زیر لایه خطی بودن مدار را کاهش خواهد داد. کارهای اولیه روی مدار نمونه و نگهدارنده با سرعت بالا به طور عمده روی بهبود سوئیچ ورودی یا حالت نمونه گیری متمرکز شده است 5]؛.[2 تکنیک هایی از جمله بوت استرپینگ ، نمونه برداری از اثر فله ، اثر سوئیچ غیر ایده آل را کاهش داده است. در این مقاله، یک توپولوژی مدار جدید برای حل دو مشکل ذکر شده در بالا پیشنهاد شده است. یک سوئیچ نوع جدید T در مسیر نگهداری قرار می گیرد که می تواند تغییرات ولتاژ آستانه را محدود کند.
شبیه سازی برای یک مدار نمونه و نگهداری بر اساس SMIC 0.13 mm ، فرایند CMOS روند بهبود عملکرد را تایید کرد. در بخش 2، دو معماری نمونه و نگهداری جایگزین به طور مختصر معرفی می شوند. معایب طراحی متعارف در بخش 3 مورد بررسی قرار می گیرند. تجزیه و تحلیل سوئیچ پیشنهادی و طراحی تقویت کننده عملیاتی - OTA - نیز در این بخش ارائه شده است. نتایج شبیه سازی و نتایج مقایسه در بخش 4 گنجانده شده است. نتیجه گیری در بخش 5 آمده است.
-2 معماری نمونه و نگه داری
دو پیکربندی مدار اصلی برای اجرای مدار نمونه و نگهداری، یعنی معماری بار توزیع مجدد و معماری فلیپ در اطراف استفاده می شود .[6] در معماری بار توزیع مجدد، سیگنال ورودی بر روی ظرفیت ورودی در فاز نمونه گیری افزوده می شود، و سپس در ظرفیت بازخورد در طول فاز نگهداری منتقل می شود .[7] از آنجایی که فقط بار دیفرانسیل منتقل شده و ولتاژ معمولی - CM - در ظرفیت ورودی باقی می ماند، این توپولوژی می تواند به طیف گسترده ای از سیگنال ورودی CM رسیدگی کند[8]، در حالی که معماری فلیپ در اطراف نشان داده شده در شکل 1، سیگنال ورودی روی ظرفیت ورودی در فاز نمونه گیری قرار دارد و در طول مرحله نگهداری ظرفیت را به خروجی فلیپ می کند. هیچ هزینه ای در این طرح وجود ندارد و عملکرد نویز بهتر با استفاده از این معماری به دست می آید.
-3 طراحی و تجزیه و تحلیل مدار
مطالعات قبلی 4]؛[2 بر روی طراحی سوئیچ خود راه انداز و OTA با کارایی بالا تمرکز دارد. اثرات غیرخطی اضافی، مانند تغییر ولتاژ آستانه و ارسال سیگنال، هنگامی که سیگنال ورودی زیاد است، نگران کننده است.
1؛-3 معایب طراحی متعارف
مقاومت روشن Ron سوئیچ نمونه گیری توسط 1 کنترل می شود و خطی بودن آن به شدت به عملکرد مدار تاثیر می گذارد ، به ویژه در دامنه دینامیکی آزاد اسپرس
شکل - 1 معماری فلیپ در اطراف
شکل - 2 سوئیچ CMOS TG سنتی با ظرفیت پارازیتی
شکل - 3 سوئیچ پیشنهادی
شکل - 4 سوئیچ نگه دارنده با مدل ظرفیت پارازیتی نادیده گرفتن اثر تعویض زیر لایه ، مقاومت می تواند به صورت زیر نوشته شود:
که vg ولتاژ دروازه سوئیچ ، vin سیگنال ورودی و vTH ولتاژ آستانه است. از معادله - 1 - آشکار است که مقاومت به صورت غیر خطی با تغییر vin و vTH متفاوت است.مقاومت وابسته به سیگنال و وابسته به آستانه ، غیر خطی را به شدت جریان تبدیل می کند. برای رسیدن به SFDR بزرگ، چنین غیر خطی باید کاهش یابد. در واقع، یک سوئیچ بوت استرپ معمولا به عنوان سوئیچ نمونه گیری استفاده می شود که می تواند مقاومت بسیار کم و تقریبا ثابت برای نمونه برداری از پهنای باند فراهم کند
بر اساس آنچه که در بالا بحث کردیم، نمونه گیری غیر خطی می تواند با اتخاذ سوئیچ بوت استرپ مقاومت دائمی کاهش یابد.ولی زمانی که به مرحله نگه داری می رسد، برخی از مشکلات ظاهر می شود. در طراحی معمول، سوئیچ نگهداری کنترل شده توسط 2 ، معمولا گیت انتقال - TG - CMOS است. سوئیچ CMOS TG سنتی با ظرفیت پارازیتی در شکل 2 نشان داده شده است. هنگامی که سوئیچ CMOS TG خاموش است، بار ذخیره شده در کانال NMOS و ترانزیستور PMOS به گره خروجی اضافه خواهد شد.
این تزریق بار نامیده می شود و می توان آن را با اتخاذ معماری دیفرانسیل کامل یا اضافه کردن ترانزیستور MOS اضافی حل کرد. توپولوژی انحصاری کامل در این مقاله پیاده سازی شده و پدیده دیگری باید مورد توجه قرار گیرد: هنگامی که سوئیچ باید خاموش باشد، دروازه NMOS و PMOS به ترتیب به GND و VDD متصل می شود. اما ظرفیت پارازیتی بین ترمینال منبع و ترمینال تخلیه cds خروجی را به ورودی متصل می کند و یک مسیر سیگنال کوچک بین این دو ترمینال ایجاد می کند. بنابراین، این نوع تزریق بار وابسته به ورودی ، یک ولتاژ خطای Verror را بر روی خروجی اضافه می کند و با وارد کردن پیکربندی دیفرانسیل کامل نمی توان آن را حذف کرد.
که vin - t - سیگنال ورودی ولتاژ ، vin - t0 - ولتاژ زمانی که فاز نگهداری آغاز می شود. با توجه به اثر تعویض زیر لایه هنگامی که سوئیچ CMOS TG سیگنال سطح بالا را انتقال می دهد ، در ابتدا، بستر و ترمینال منبع ترانزیستور NMOS هر دو بر پتانسیل زمین است. با پیشروی فرآیند انتقال، ولتاژ منبع با ولتاژ خروجی افزایش می یابد و از این رو اختلاف پتانسیل بین توده و گره منبع افزایش می یابد که باعث افزایش ولتاژ آستانه ترانزیستور NMOS می شود. با توجه به معادله - 1 - ، مقاومت تغییر خواهد کرد و خطی بودن مدار تضعیف می شود .[10] بدون در نظر گرفتن اثر تعویض زیر لایه ، شکل - 6 افزایش حلقه باز و فاز OTA ولتاژ آستانه می تواند به صورت زیر بیان شود:
که به ترتیب Φ تفاوت تابع کار بین دروازه پلیسیلیکون و بستر سیلیکون است، q بار الکترون ، nsub غلظت دوپینگ - doping - زیر لایه ، qdep بار در منطقه تخلیه و cax ظرفیت اکسید دروازه در واحد سطح می باشند. با توجه به اثر تعویض زیر لایه ، ولتاژ آستانه توسط رابطه زیر به دست می آید:
فاکتور γ فاکتور بدن نامیده می شود و مقدار آن معمولا بین 0.3 1⁄2 و 0.4 1⁄2 تعیین می شود.
2؛-3 سوئیچ پیشنهادی
برای حل دو مشکل ارائه شده در بخش A یک اثر تعویض زیر لایه تضعیف شده سوئیچ T برای مسیر نگهداری طراحی شده است. بحث زیر بر اساس تکنیک SMIC N-well است. همانطور که در شکل 3 نشان داده شده است، سوئیچ جدید از سه سوئیچ CMOS TG تشکیل شده است، M1 و M9 از سوئیچ TG T1، M2 و M10 از سوئیچ T2 و M7 و M8 از سوئیچ T3، Phi1 و Phi2 ساعتهای غیر همپوشانی هستند و T1 و T2 در همان ساعت کار میکنند، در حالی که T3 فقط معکوس کار می کند. ترانزیستور M3-M6 برای محدود کردن اثر تعادل بدن اضافه می شود. اصول عملیات سوئیچ پیشنهاد شده در زیر توضیح داده شده است.
شکل - 7 مقایسه نتایج ویژگی های دینامیکی بین سوئیچ TG معمولی و سوئیچ پیشنهادی. - a سوئیچ TG معمولی - b سوئیچ پیشنهادی
شکل - 8 واکنش گذرا از مدار نمونه و نگهداری
شکل - 9 طرح طیف 1024 FFT نقطه ای
وقتی Phi1=1,Phi2=0، T1 و T2 بسته شوند در حالی که T3 باز است، سیگنال ورودی به خروجی از طریق T1 و T2 متصل می شود.مقاومت Ron مفروض از T1 و T2 یکسان هستند ، مقاومت خازنی 2 و بار خازنی یک فیلتر پایین گذر را تشکیل می دهند. برای اینکه مدار به خوبی تحت فرکانس بالا عمل کند، ثابت زمان فیلتر باید کمتر از سرعت مدار باشد
