بخشی از مقاله
*** این فایل شامل تعدادی فرمول می باشد و در سایت قابل نمایش نیست ***
طراحی و شبیه سازی جمع کننده چندارزشی با استفاده از گیتهای چندارزشی
خلاصه
مدارات دیجیتال منطق چندارزشی2 با افزایش تعداد سطوح ارزشهای منطقی از دو سطح (r=2) به بیش از دو سطح (r>2) طراحی میشوند. هدف اصلی از طراحی مدارات در حوزه چند ارزشی کاهش سطح چیپ، کاهش اتصالات داخلی3 و همچنین افزایش سرعت پردازش اطلاعات میباشد. به همین منظور در این مقاله با استفاده از گیتهای چندارزشی به طراحی و شبیهسازی یک جمعکننده چندارزشی چهارتایی (r=4) پرداخته شده است. همچنین باتوجه به مزایای مد ولتاژ نسبت به مد جریان تمام طراحیها در مد ولتاژ صورت گرفته است. لازم بذکر است که شبیهسازیهای صورت گرفته در این مقاله با تکنولوژی CMOS4 0.35um و با استفاده از نرم افزار HSPICE انجام شده اند.
کلمات کلیدی: مدارات دیجیتال، منطق چندارزشی، اتصالات داخلی، گیتهای چند ارزشی، جمع کننده چندارزشی
.1 مقدمه
با توسعه و پیشرفت مدارات دیجیتال طول و پیچیدگی اتصالات داخلی و همچنین سطح چیپ مورد نیاز جهت پیاده-سازی این مدارات، افزایش پیدا کرده است. از طرفی تعبیه کردن سیستمهای چندگانه در یک تک IC، افزایش توان مصرفی و کاهش سرعت پردازش اطلاعات را بدنبال خواهد داشت .[1] بدین منظور دست یافتن به روشی که مشکل پیچیدگی اتصالات داخلی را بدون تخریب پارامترهای توان و سرعت، بهبود بخشد امری ضروری میباشد.
مدارات دیجیتال چندارزشی با افزایش تعداد سطوح ارزشهای منطقی از دو سطح (r=2) به بیش از دو سطح (r>2) طراحی میشوند. افزایش سطوح ارزشهای منطقی منجر به کاهش طول و پیچیدگی اتصالات داخلی میشود. این کاهش در تعداد اتصالات داخلی بدین صورت است که M اتصال در حالت باینری را به معکوس اتصال در حالت چندارزشی کاهش میدهد .[2] به همین دلیل عامل اصلی ارائه منطق چندارزشی کاهش در فضای اختصاص داده شده به اتصالات داخلی میباشد .[6-3]
دو نوع کلی از مدارات چندارزشی وجود دارد که شامل (1 مدارات چندارزشی مد جریان ( 2 مدارات چندارزشی مد ولتاژ میباشند. هرکدام از این حالات مزایا و معایبی دارند که بسته به کاربرد مدار، برای طراحی باید یکی از این مدها انتخاب شود. از مزایای مدارات مد جریان میتوان به ساده و کم هزینه بودن پیادهسازی عملیات جمع و ضرب اشاره کرد [7] و از معایب آن میتوان به خطای خروجی اشاره داشت که با توجه به انتقال این خطا به طبقه بعد، باعث ایجاد خطای تجمعی زیاد میشود. از مزایای مدارات مد ولتاژ میتوان به پایین بودن میزان نویز خروجی و خودبازگردان بودن این مدارات اشاره کرد و از معایب آن میتوان به این مطلب اشاره داشت که با توجه به اینکه هرکدام از سطوح ولتاژ معرف یک سطح ارزش هستند، در نتیجه با بالا بردن ریشهها در مدارات چندارزشی حاشیه نویز پایین میآید و احتمال خطا در خروجی زیاد میشود.
در حالت کلی F(X) یک تابع چندارزشی میباشد بگونهای که X={x0 , x 1 , x 2 ' … ' [n-1} و هر xi میتواند مقداری از مجموعه 5 0 ' 1 ' 2 ' … ' U-1} داشته باشد. در این تعریف از تابع چندارزشی، به مجموعه R نمایندههای عددی تابع و به تعداد اعضای مجموعه R، تعداد ریشهها گفته میشود. همچنین اعداد در حالت چندارزشی بدین صورت تعریف میشوند که اگر عدد -rارزشی an-1an-2…D1a0 را در نظر بگیرید، این عدد در سیستم اعداد دهدهی بصورت an-1rn-1 + an-2 rn-2 + …+ a0 r0 نمایش داده می شود. در حالت باینری r=2، در حالت سهتاییr=3 1 و در حالت چهارتاییr=4 2 میباشد. در نتیجه مشخصه دیگر برای طراحی مدارات چندارزشی تعداد ریشهها میباشد.
منشاء اصلی منطق چندارزشی به منطق لوکازیویز[8] 3 و جبر پست[9] 4 برمیگردد. در دو دهه اخیر کارهای زیادی در زمینه طراحی، شبیهسازی و پیادهسازی مدارات چندارزشی صورت گرفته است که از آن جمله میتوان به طراحی مدارات چندارزشی چهارتایی (N=4) در تکنولوژی دوقطبی[10] 5، منطق امیتر کوپل شده[11] 6، CCD7 و [12] CMOS و کوانتوم [13] اشاره کرد. بعلاوه مدارات منطق چهارتایی با حالت خروجی امپدانس بالا [14] و طراحی فلیپ فلاپ چهارتایی توان پایین براساس منطق منبع کوپل شده دینامیک [15] پیشنهاد شدهاند. دیگر پیاده سازیها براساس تکنولوژی NMOS و PMOS در [16] و [17] ارائه شدهاند. مدارات مد جریان در [18] پیشنهاد داده شدهاند و یک ضرب کننده پایپ لاین و یک جمع کننده چهار بیتی دهدهی در مد جریان بترتیب در [19] و [20] پیادهسازی شدهاند. در [21] و [22] بصورت جداگانه یک مجموعه یکپارچه از گیتهای چندارزشی CMOS که برای پیادهسازی توابع چندارزشی مناسب است ارائه شده-اند.
در این مقاله با توجه به اهمیت مدار جمع کننده، یک جمع کننده چندارزشی چهارتایی در مد ولتاژ با دامنه , R={0 1 , 2 , 3} با استفاده از گیتهای ارائه شده در[23 , 21]، طراحی شده است. بمنظور تایید صحت عملکرد مدار طراحی شده این مدار در نرم افزار HSPICE و در تکنولوژی CMOS 0.35um با استفاده از کتابخانه شرکت TSMC شبیهسازی شده است.
این مقاله بدین شرح سازماندهی شده است. در بخش دوم مراحل طراحی مدار جمع کننده پیشنهادی بیان میشود. سپس در بخش سوم نتایج حاصل از شبیهسازی مدار جمع کننده پیشنهادی ارائه میشود. در پایان هم به جمعبندی و نتیجه-گیری پرداخته میشود.
.3 طراحی جمع کننده چند ارزشی
در این مقاله جمع کنندهای با بلوک دیاگرام نمایش داده شده در شکل 1 با استفاده از گیت های MVL ارائه شده در [21] طراحی شده است. تمام ورودیها و خروجیهای این جمع کننده از نوع چند ارزشی چهارتایی میباشند و جدول درستی آن در جدول 1 مشاهده میشود.
شکل : 1 بلوک دیاگرام جمع کننده چند ارزشی
در ابتدا به معرفی گیتهای چندارزشی مورد نیاز جهت طراحی جمع کننده چندارزشی پرداخته شده است.
· گیت :[21] SUC1
این گیت ورودی را یک ارزش افزایش میدهد و در صورتی که ورودی حداکثر ارزش را داشته باشد آن را به کمترین ارزش منتقل میکند. شماتیک مداری (شکل (2 و جدول درستی (جدول (2 این گیت در زیر مشاهده می شود.
شکل : 2 شماتیک مداری گیت SUC
· گیتهای AND توسعه یافته شده :[21]
هر کدام از این گیتهای AND بسته به شمارهای که دارد فقط زمانی خروجی آن غیر از صفر است که هر دو ورودی آن برابر همان شماره گیت AND باشد. همچنین خروجی در حالت غیر صفر برابر همان شماره خروجی میباشد. شماتیک مداری گیتهای AND توسعه یافته در شکل 3 و جدول درستی آنها در جدول 3 مشاهده میشود.
شکل : 3 شماتیک مداری گیتهای AND توسعه یافته
· گیت :[23] MAX1
این گیت بزرگترین ورودی را به خروجی انتقال میدهد. تعداد ورودیهای این گیت بسته به نیاز تعریف میشود. شماتیک مداری این گیت در مشاهده میشود.
شکل : 4 شماتیک مداری گیت MAX
با توجه به جدول درستی جمع کننده چندارزشی ( جدول (1 ابتدا نیاز است تا معادله هر کدام از خروجیها براساس گیتهای چندارزشی نوشته شود. رابطه (1)، معادله مربوط به خروجی S و رابطه (2)، معادله مربوط به خروجی C که نشان دهنده سرریز جمع کننده میباشد را نشان میدهد.
