بخشی از مقاله
چکیده:
از آنجا که تمام جمع کننده ها از اجزاي بسیار مهم در طراحی ها به حساب می آیند، در این مقاله سعی شده یک سلول تمام جمع کننده با کارایی بالا از لحاظ توان و سرعت و همچنین جریان نشتی روي گیت ارائه شود و آن را با یکی از مناسب ترین مدارهاي ارائه شده در این زمینه مقایسه کنیم.
سلول تمام جمع کنندة مورد بررسی، با استفاده از تکنولوژي گیت شناور طراحی شده و با کمک مدارهاي تجدید، جریان نشتی را روي گره گیت کاهش داده ایم. شبیه سازي ها در این مقاله با استفاده از نرم افزار HSPICE و با تکنولوژي 65 نانومتر انجام گرفته است. نتایج شبیه سازي انجام گرفته، بهبود کارایی سلول تمام جمع کننده پیشنهادي را از لحاظ توان مصرفی، سرعت و جریان نشتی نسبت به سلول مشابه نشان می دهد.
-1 مقدمه
به جهت آنکه به دست آوردن حاصلجمع اعداد باینري از پرکاربردترین عملیات به شمار می آید، مدار تمام جمع کننده جزء اساسی و مهم در هر طراحی می باشد، بنابراین با بالا بردن عملکرد آن،کارایی کل سیستم افزایش می یابد. امروزه با پیشرفت تکنولوژي نیاز به ابزارهاي بی سیم و قابل حمل روز به روز بیشتر می شود. براي دستیابی به این هدف به مدارهایی با توان مصرفی پایین نیازمندیم.
براي کاهش تلفات توان یک مدار CMOS، اجزاء مختلف توان و اثرات آن ها بایستی به خوبی شناخته شوند. منبع اصلی اتلاف توان در یک مدار CMOS دیجیتال از رابطه زیر تعریف میشود:
Pavg =Pdynamic +Pshort-circuit +Pstatic +Pleakage - 1 -
که در آن Pavg متوسط توان مصرفی ، Pdynamicتوان مصرفی دینامیکی که به دلیل کلیدزنی در ترانزیستورها ایجاد میشود ، Pshort-circuitتوان تلف شده بر اثر جریان اتصال کوتاه هنگامی که مسیر مستقیمی از منبع توان به سمت زمین وجود دارد ایجاد می شود ، Pstatic توان مصرفی استاتیکی و Pleakage توان مصرفی که به دلیل نشت جریان ایجاد میشود.
با بکارگیري روشهاي صحیح طراحی، Pshort-circuitوPstaticو Pleakageمی توانند به سطح قابل اغماض برسند. در مقایسه با سایر پارامترها، توان مصرفی دینامیکی مهمترین و غالب ترین پارامتر به شمار می آید. براي تکنولوژي هاي بالاي 0/35 ʽm ، مصرف دینامیکی در حدود 80% کل مصرف مدار است .[1] با کاهش مقیاس تکنولوژي به تکنولوژي زیر میکرون ، سهم آن کاهش پیدا می کند ولی همچنان غالب ترین عامل باقی می ماند. در نتیجه مهمترین عامل در تکنولوژي طراحی توان پایین و عامل تخمین توان ، همان توان مصرفی دینامیکی است.
چنان که گفته شد، یکی از روشها براي کاهش توان مصرفی دینامیکی، کاهش اندازه ترانزیستورها می باشد که این امر باعث افزایش جریان نشتی می شود[1]روش دیگر براي کاهش توان مصرفی، کاهش ولتاژ آستانه میباشد، که با توجه به رابطه زیر با کاهش ولتاژ آستانه، جریان نشتی بطور نمایی افزایش می یابد:
در نتیجه در کنار کاهش توان مصرفی، کاهش جریان نشتی نیز با پیشرفت تکنولوژي امري مهم در هر طراحی تلقی میشود.
در این مقاله سعی شده مدار تمام جمع کننده با کارایی بالا، از لحاظ توان مصرفی کم، سرعت بالا و جریان نشتی کم معرفی شود.
-2 ترانزیستورهاي MOS با گیت شناور
یکی از روشهاي طراحی به منظور کاهش توان مصرفی، استفاده از ترانزیستورهاي MOS با گیت شناور - FGMOS - میباشد. یک دلیل این موضوع، کاربرد این ترانزیستورها در ناحیه زیر آستانه می باشد. به منظور کاهش توان مصرفی، ولتاژ منبع تا نزدیک ولتاژ آستانه ترانزیستورهاي NMOS یا PMOS باید کاهش یابد. و این امر مستلزم استفاده از روشهایی است که در محدوده زیر آستانه کاربرد داشته باشند.
یک دلیل دیگر، تعداد ترانزیستور کمتري است که نسبت به روش CMOS استاندارد نیاز است. در این روش می توان به یک گیت ترانزیستور چند ورودي اعمال کرد، در صورتی که در روش CMOS استاندارد به ازاي هر ترانزیستور تنها یک ورودي خواهیم داشت. به عنوان دلیل دیگر براي استفاده از این ترانزیستورها، میتوان به کند بودن ترانزیستور هاي CMOS استاندارد در محدوده زیر آستانه اشاره کرد
همانطور که در شکل 1 مشخص است، ترانزیستورهاي FGMOS به ازاي یک گیت می توانند چند ورودي داشته باشند. ورودي ها به وسیله یک خازن به گیت ترانزیستور متصل هستند. به این خازن ها، خازن گیت شناور - CFG - گفته می شو
ولتاژ DC روي گیت شناور متناسب با میزان نسبت خازنی کل دیده شده از گیت شناور است. میتوان ترانزیستور FGMOS را به عنوان یک ترانزیستور MOS با ولتاژ آستانه متغیر در نظر گرفت.[5] تغییر ولتاژ آستانه به وسیله تغییر ظرفیت هاي خازنی گیت شناور ایجاد می شود. این خود دلیلی دیگر براي مزیت این تراتزیستورها نسبت به ترانزیستورهاي CMOS استاندارد است.
شکل-1 ترانزیستورهاي NMOS و PMOS با گیت شناور
در کنار مزیت هاي گوناگون این روش، می توان به ایراداتی نیز اشاره کرد. یکی از اشکالات این روش، شناور بودن گیت است. در شبیه سازي ها باید یک مسیر DC از تمام گره ها به زمین وجود داشته باشد، حال آنکه در این روش از گره گیت مسیر DC به زمین وجود ندارد و این مسئله شبیه سازي این مدارها را با مشکل مواجه کرده است. از طرف دیگر در طول مراحل ساخت، مقدار نامعلومی از بار در گیت شناور به دام میافتد که منجر به نا معین شدن شرایط اولیه براي ولتاژ گیت شناور میشود
براي حل این مشکل از مدارهایی با عنوان مدار تجدید2 بر روي گره گیت استفاده می شود.[4] این مدارها مانند یک مقاوت بالا عمل می کنند تا اثرات بارهاي ناخواسته بر روي گیت شناور کاهش یابد.[6] به مدار حاصل از ترکیب مدار تجدید با ترانزیستور گیت شناور، مدار شبه گیت شناور3 - QFGMOS - گفته می شود. بیشتر طراحی هاي FGMOS که با نشت بار بالایی روي گیت شناور مواجه هستند از روشهایی مانند روش شبه گیت شناور استفاده می کنند.
در این مقاله، مدار تمام جمع کننده پیشنهادي با استفاده از این روش طراحی شده است.
-3 مدار تمام جمع کننده پیشنهادي
به جهت آنکه به دست آوردن حاصلجمع اعداد باینري از پر کاربردترین عملیات است، مدار تمام جمع کننده یکی از مدارهاي پر کاربرد به شمار می آید و به عنوان مدار پایه براي سایر عملیات حسابی به کار می رود. امروزه در تمام سیستمهاي الکترونیکی شاهد کارکرد مدارهاي تمام جمع کننده هستیم، لذا تحقیقات قابل توجهی در این خصوص در حال انجام است.
در زیر روابط مورد نیاز به منظور محاسبه یک سلول تمام جمع کننده با ورودي هاي A، B و Cin و خروجی هاي Cout و Sum و همچنین جدول صحت آن ارائه شده است.
جدول -1 جدول صحت سلول تمام جمع کننده
در این مقاله یک مدار تمام جمع کننده بر پایهتکنولوژي شبه گیت شناور معرفی می گردد. مدار پیشنهادي در شکل 2 نشان داده شده است. در این مدار از ویژگی سرعت و توان مصرفی بهینه در ترانزیستورهاي گیت شناور [7] و همچنین از ویژگی جریان نشتی کمینه در ترانزیستورهاي شبه گیت شناور استفاده شده و آنها را نسبت به مدارهاي تمام جمع کننده دیگر بهبود بخشیده است. براي مقایسه یکی از مناسب ترین مدارهاي مشابه در این زمینه [5] شبیه سازي شده است.
این مدار در شکل 3 نمایش داده شده است. در این مدار از تکنولوژي گیت شناور تنها در ورودي مدار استفاده شده و مابقی مدار از تکنولوزي CMOS استاندارد تبعیت می کند. براي آنکه بتوان تاثیر تکنولوژي گیت شناور را بر مدار تمام جمع کننده مشاهده کرد، یک سلول تمام جمع کننده که کاملاً مبتنی بر تکنولوژي CMOS استاتیک استاندار است را جهت مقایسه شبیه سازي کردیم و نتایج آن را با دو مدار قبلی در ادامه مقایسه خواهیم کرد . این مدار در شکل 4 نشان داده شده است.
-4 شبیه سازي و نتایج
تمام شبیه سازي ها در این مقاله با استفاده از نرم افزار HSPICE و با تکنولوژي 65 نانومتر انجام گرفته است. تمام ترانزیستورها داراي کمینه طول گیت 65 نانومتر و عرض 585 نانومتر براي PMOS و 390 نانومتر برايNMOS می باشد. منبع توان براي این مدار 400 میلی ولت انتخاب شده است. خازن هاي گیت شناور 1 fF در نظر گرفته شده اند.
براي طراحی مدارهاي دیجیتال با توان مصرفی کم به ناچار تاخیر در مدار افزایش می یابد و همچنین طراحی مداري با تاخیر کم منجر به افزایش توان مصرفی می گردد. بنابراین توان و تاخیر همیشه در تضاد هستند و مقایسه هر یک به تنهایی نمی تواند معرف کارایی مدار باشد. بر همین اساس پارامتر دیگري براي مقایسه مدارها از لحاظ توان مصرفی و تاخیر استفاده می شود. این پارامتر از حاصل ضرب توان در بیشینه تاخیر مدار حاصل می گردد و به آن 4PDPمی گویند.
در نمودار شکل 5 متوسط توان مصرفی و همچنین بیشینه تاخیر در سه مدار تمام جمع کننده شبیه سازي شده، نشانداده شده است.
شکل -2 مدار تمام جمع کننده پیشنهادي
