بخشی از مقاله
چکیده
در این مقاله یک تمام جمع کنندهی توان پایین برپایهی مبدل CMOS و دربردارندهی مبدلهایی دیگر، ارائه شده است. گیتهای منطقی نظیر گیتهای NOR، NAND و MAJORITY-NOT به همراه مجموعهایی از مبدلها، اجرا و پیاده سازی شده است.
در طرح پیشنهادی، گیتهای وقتگیر XOR، حذف شده اند. همانگونه که تمام جمع کنندهها با ساختار درختی برای مدارهای محاسباتی با کیفیت بالا به کار میروند، در این مقاله یک ساختار شبیه سازی آبشاری به کار خواهد رفت تا تمام جمع کننده ها را در یک محیط کاربردی واقعی، بسنجد. مدارهای مطالعه شده از نظر بازده انرژی، با استفاده از تکنیک پردازش CMOS، 0/18 m بهینه شدهاند. لذا تمام جمع کنندهی پیشنهادی، منطق نوسان مناسب، خروجیهای متعادل و قابلیت کارکرد خروجی قوی را نشان می دهد. همچنین مشاهده می شود که طرح پیشنهادی می تواند در بسیاری از موارد مخصوصاً زمانی که هدف، کمترین توان مصرفی ممکن باشد، به کار رود. شبیه سازی مدارها و بررسی قابلیتهای آنها، به ترتیب با استفاده از انجام شده است.
مقدمه
جمع، عملی کاملا اساسی در محاسبات می باشد. تفریق، ضرب، تقسیم و محاسبه ی آدرس، برخی از عملهای مشهور بر پایه ی جمع می باشند. این عمل ها به طور گسترده ای در برنامه ی کاربردی VLSI مورد استفاده قرار می گیرد. از آنجا که سلول تمام جمع کننده، قطعهای ساخته شده توسط جمع کننده ی باینری است، افزایش کارایی تمام جمع کننده تک بیتی، اصلی ترین هدف طراحان بوده و توجه زیادی را به خود معطوف کرده است. انواعی از تمام جمع کننده ها که از رو شهای منطقی و تکنولوژیهای مختلفی ا ستفاده می کنند، در متون گزارش شده ا ست.[1-4] هدف ا صلی آنها عموما کاهش توان مصرفی و افزایش سرعت میباشد.
توان تلف شدهی کل در یک گیت کلی CMOS دیجیتال، به صورت زیر پراکنده میشود.
در مقاله ها و کتب تمام جمع کننده های بسیاری طراحی و منتشر شده اند، که هر کدام بر اساس روش منطقی مختلفی ساخته شده است. در میان این جمع کننده ها، مدارهایی که در زیر شرح داده می شوند، برای مقایسه در این مقاله مورد استفاده قرار خواهند گرفت. هرچند همهی آنها یک تابع مشابهی را تشکیل میدهند اما روش تولید گرههای حد واسط و خروجیها، بار آنها و شمارش ترانزیستور متنوع است. برخی از آنها از یک روش منطقی یکسان برای همهی تمام جمع کنندهها استفاده می کنند و سایرین از بیشتر از یک روش منطقی برای اجرایشان استفاده میکنند . در همه ی این تمام جمع کننده ها سعی شده است که فاکتورهای توان و تاخیر، کاهش یابد. در ادامه شرح مختصری از هر یک از تمام جمع کننده ها، ارائه می شود.
متداولترین نوع، مکمل تمام جمع کننده - C-CMOS - CMOS ا ست.[5] این تمام جمع کننده برا ساس ساختار منظم CMOS با ترانزی ستورهای بالا برنده و پایین برنده عمل میکند و شامل 28 ترانزیستور میباشد. دیگر جمع کنندهی متداول، مکمل منطقی ترانزیستور عبور - CPL - ، [7,6] با برگشت نوسان میباشد، که از 32 ترانزیستور استفاده می کند. جمع کنندهی CPL تعداد زیادی گره های حد واسط را به همراه مکمل هایشان جهت ایجاد خروجی، تولید می کند. عمده تفاوت بین روش های منطق ترانزیستور عبور و منطق مکمل CMOS این است که ناحیه ی منبع مربوط به شبکهی منطق ترانزیستور عبور به جای خطوط توان، به تعدادی سیگنالهای ورودی متصل می شود,.
در [9] تابع انتقال تمام جمع کننده - TFA - ارائه شده است که بر پایهی تئوری تابع انتقال و گیتهای انتقال می باشد، و شامل 16 ترانزیستور میبا شد. گیتهای انتقال [2 ] شامل یک ترانزی ستور PMOS و یک ترانزی ستور NMOS ا ست که به طور موازی ات صال یافته اند. دیگر تمام جمع کننده گیت انتقال - TGA - ، در [10] ارائه شده است و شامل 20 ترانزیستور می باشد. TFA و TFG به طور ذاتی کم توان هستند و برای طراحی گیت های XOR یا XNOR مناسب می باشند [5 , 9] عمده اشکال این سبکهای منطق، عدم قابلیت حمل است. وقتی که TGA یا TFA بصورت آبشاری متصل می شوند، کارایی آنها به طور مشخصی تنزل می یابد.
تمام جمع کننده 14 ترانزیستوری - 14T - از بیشتر از یک سبک منطق برای اجرا استفاده می کنند، که سبک طراحی منطق هیبرید نامیده می شود .[7,11 ] تمام جمع کننده 10 ترانزیستوری [21] - 10T - ، از سبک منطق هیبرید مشابه با 14T استفاده می کند. این جمع کننده تعداد ترانزیستورهای کمی دارد اما نوسان کامل ندارد. این تمام جمع کننده و تمام جمع کننده 14T از عدم قابلیت حمل در موقعیت fan out رنج می برند و وقتی که آبشاری متصل می شوند، کارائی آنها به طور چشم گیری تنزل می یابد.
ذکر این نکته حائز اهمیت میباشد که این تمام جمع کننده هنگامی که ولتاژ تغذیه کمتر از 1/8V با شد، نمی تواند به طور منا سب کار کند. سل جمع کنندهی دیگر، تمام جمع کننده هیبریدی ا ست.[12] در این طرح، مدار منطق عبور که خروجی های حد واسط XOR و XNOR را تولید می کند، اصلاح شده است. این سلول تمام جمع کننده می تواند در ولتاژ پایین کار کند. این جمع کننده از 26 ترانزیستور استفاده می کند، اما منطق نوسان کامل، خروجی متعادل و قابلیت حمل خروجی خوبی دارد.
در دو تمام جمع کننده آخر [10,11] گیتهای وقت گیر XOR و XNOR با تکنیک های مورد استفاده در طراحی تابع MAJORITY-NOT، حذف شده اند. آنها به دلیل تعداد ترانزیستورها یشان از توان کمی را تلف میکنند.
در این بررسی مداری جدید از تمام جمع کننده کم- توان معرفی شده است که تنها از مبدلها و گیتهای انتقال، استفاده می کند. این تمام جمع کننده ساختار ساده ای دارد و ب سیار خوب کار می کند، و لذا منجر به کاهش توان به مقدار قابل توجهی در مقای سه با دیگر طرح های م شهور شده ا ست. این کاهش در نتیجه ی ساختار ساده، کاهش تعداد ترانزی ستورها و کاهش فعالیتهای سوویچینگ ا ست. همانگونه که قبلا ذکر شد، در طرح پیشنهادی تنها چند مبدل و گیتهای عبور، استفاده شده است. بنابراین تعداد ترانزیستورها کاهش یافته است. در بدست آوردن این طرح، سایر شماهای ممکن در نظر گرفته شده و در هر مرحله سعی شده است که بر مشکلات طرح غلبه شده و موارد اصلاح شوند.
ادامه مقاله بصورت زیر خواهد بود. در بخش - 2 - یک تکنیک طراحی جدید برای گیتهای NAND، NOR و MAJORITY-NOT، ارائه شده است. بخش - 3 - کارایی آنها و م صرف توان را تجزیه و تحلیل می کند. نتایج شبیه سازی نیز در بخش - 3 - ن شان داده شده ا ست. در بخش - 4 - یک تمام جمع کننده جدید ارائه می شود. بخش - 5 - نتایج شبیه سازی تمام جمع کننده پیشنهادی را نشان میدهد و در نهایت برخی نتایج و سمت و سویی از تحقیقات آینده در بخش - 6 - خلاصه شده است.
تکنیکهای جدید در طراحی گیتهای استاتیک CMOS براساس مبدل CMOS
با معادله ی - 1 - محاسبه می شود. همان گونه که در این معادله مشاهده میشود، سه جزء اصلی
Pdinamic , Pshortcircuit , Pstatic در اتلاف توان وجود دارد. در مبدلهای CMOS کلاسیک زمانی که هر دو ترانزیستور در یک زمان روشن شوند،
توان م صرفی افزایش خواهد یافت. اگر Pshortcircuit بتواند حذف شود، به مقدار قابل توجهی اتلاف توان کاهش خواهد یافت. این امر زمانی به وقوع می پیوندد که هر دو ترانزیستور قادر به همزمان روشن بودن، باشند. شرایطی که این وضعیت را ایجاد می کند در معادله ی زیر، شرح داده شده است
که در آن V tp و V tn به ترتیب نمایانگر ولتاژ آستانه برای ترانزیستورهای PMOS و NMOS می باشند. ولتاژ آستانه ولتاژی است که در آن تشکیل کانال در ترانزیستور اثر میدان فلز- اکسید- شبه فلز - MOSFET - ، به وقوع می پیوندد.
نمایش گیتهای منطقی در شکل 1 ن شان داده شده ا ست. به دلیل وجود تنها دو ترانزی ستور در شکل 1، ولتاژ تغذیه می تواند کاهش یابد. در این وضعیت Pshortcircuit ، در نتیجه ی معادله ی - 2 - ، حذف می شود و به دلیل مقیاس ولتاژ پایین، Pdinamic ، به صورت نمایی کاهش می یابد. بنابراین توان مصرفی متوسط کمتر از گیتهای CMOS متداول است.
همچنین ولتاژ تغذیهی کم و ا صلاح ولتاژ آ ستانه منجر به کاهش توان م صرفی می شود، ا صلاح Vth و کاهش ولتاژ تغذیه تاثیر م ستقیمی بر رکود مدار دارد و همانگونه که در معادله ی - 3 - و - 4 - ، نشان داده شده است، هرگونه افزایشی در Vth یا کاهش در ولتاژ تغذیه منجر به کاهش کارایی مدار می شود
شکل :1 سه ورودی گیت تابع NAND, NOR, MAJORITY-NOT با خازن ها
همانطور که در شکل 1 نشان داده شده است، مدار جدید در [10,11] برای اجرای توابع با مبدل، استفاده شده است. به دلیل وجود تنها یک ترانزیستور در هر دو فاز شارژ و تخلیه، مدار پیشنهادی به جز در یک وضعیت، سریعتر از انواع متداول عمل میکند. جدول 1 نشان دهندهی این امر میباشد. گیت دینامیک NOR سریعتر از مورد پیشنهادی است اما هنوز مورد پیشنهادی PDP و اتلاف توان کمتری دارد.
برای اجرای گیت NAND با شکل 1، تنها کافی ا ست از high-Vth NMOS و low-Vth PMOS ا ستفاده نمود. برای اجرای گیت NOR، از high-Vth PMOS و low-Vth NMOS استفاده شده است و در نهایت برای داشتن تابع MAJORITY-NOT هر دو ترانزیستور با ترانزیستورهای high-Vth جایگزین شده اند. از ترانزیستورهای با ولتاژ آستانه ی بالا و ترانزیستورهای با ولتاژ آستانه ی کم، علاوه بر ترانزیستورهای با آستانهی معمولی، در کاربرد کم- توان ا ستفاده شده ا ست، و بسیاری از مدارها از این تکنیک در طرح کم- توان، بهره مند شدهاند.
مدارهای با چند آ ستانه CMOS - MTCMOS - و تکنیکهای dual-Vth، برای حذف و کاهش ن شت جریان از طریق ترانزی ستور و بنابراین کاهش ن شت توان م صرفی در حین اجرای طرح، از ترانزیستور های high-Vth استفاده می کنند. بنابراین کاهش نشت توان و انتشار زمان تاخیر برای طراحی مدار با سرعت بالا و کارآمد از نظر انرژی با محصول کم- توان-تاخیر، با استفاده از ترانزیستور با ولتاژ آستانه ی اصلاح شده در مسیر مدار، قابل دستیابی میباشد.
در بخش بعد تمام مقایسه ها بین مداری که در شکل 1 نشان داده شده با نظارت مجدد بر Vth و مدارهای متداول دینامیک و استاتیک، انجام خواهد شد.
