مقاله تمام جمع کننده ها با استفاده از تکنیک MTCMOS

بخشی از مقاله

چکیده

 CMOS چند آستانهای، تکنیک مداری رایجی است که امکان بازده بالا و عملکرد توان پایین را فراهم میکند. این تکنولوژی هم ویژگی ماسفت ولتاژ آستانهپایین و هم ویژگی ماسفت ولتاژ آستانه بالا را در یک مدار از خود نشان میدهد. در حالیکه ترانزیستورهای ولتاژ آستانه پایین برای کاهش زمان تاخیر انتشار مورد استفاده قرار میگیرند، ترانزیستورهای ولتاژ آستانه بالا برای کاهش مصرف توان مورد استفاده قرار میگیرند. این مقاله یک تمامBافزایشگر توان پایین با تکنولوژی MTCMOS را توصیف می کند. در مقایسه با مدار CMOS متداول، مدار پیشنهادی توان مصرفی را تا 59 درصد کاهش می دهد. شبیهسازی بر روی - ابزار - tanner EDA در تکنولوژی BSIM3v3 180 nmانجام شده است. =EDA - تحلیل اکتشافی داده ها -

-1 مقدمه

با ظهور مدارهای مجتمع - IC - تاکید بیشتری برعملکرد و کوچک سازی شد. ولی با افزایش اهمیت وسایل برقی قابل حمل و وسایلی که با باتری کار می کنند، فاکتور کلیدی که باید به آن توجه کرد مصرف توان - برق - است. به دلیل پیشرفت تکنولوژی ساخت، اندازهی کوچک میشود و منجر به جمعشدن ترانزیستورهای بیشتری در یک مدار مجتمع می شود. در نتیجه، اندازه ی توان بر واحد سطح هم افزایش می یابد[1] و مشکل حذف گرما و خنکسازی بیشتر میشود.

برای حفظ دمای تراشه در یک سطح قابل قبول گرمای تلف شده عملاً باید حذف شود، از این رو هزینه ی رفع گرما و خنک سازی در این مدارها فاکتور مهمی است. به دلیل مکانیزم شکست سیلیکون از جمله electromigration در اثر اتلاف زیاد توان، قابلیت اطمینان تراشه به میزان زیادی کاهش می یابد. مقیاس گذاری خطی ولتاژ منبع با اندازه از تکنولوژی نیم میکرون شروع شد. ولی مقیاس گذاری منبع توان بر سرعت مدار تاثیر میگذارد.[2] طراحی مدارهایی با توان کم و سرعت بالا مستلزم صرف زمان و تلاش است.

تکنولوژی CMOS چند آستانه ای - MTCMOS - در یک پک LSI - مجتمع سازی مقیاسBبزرگ - از هر دو ماسفت ولتاژ آستانه بالا و آستانه پایین استفاده میکند. CMOS چند آستانهای به عنوان تکنیک موثری برای کاهش جریان های زیرآستانه در حالت - ذخیره - standby در حالیکه عملکرد مدار را حفظ می کند، شناخته شده است. این مقاله درباره ی مدارهای MTCMOS و CMOS مختلف و نتایج تطبیقی آنها بحث می کند. ما اتلاف توان مدارهای CMOS و MTCMOS را در محدوده ی VDD با استفاده از مقایسه کردیم.

-2 منابع اتلاف توان

در مدارهای نیمهرسانای اکسید فلزی مکمل دیجیتال - CMOS - سه منبع اتلاف توان وجود دارد یعنی اتلاف توان دینامیکی، اتلاف توان اتصالBکوتاه و اتلاف توان نشتی.[3] متوسط اتلاف توان دینامیکی مدار منطقی CMOS را می توان از انرژی مورد نیاز برای کاهش شارژ ظرفیت بار خروجی کل به سطح زمین و شارژ نود - گره - خروجی به VDD با یک شکل موج ولتاژ ورودی متناوب، با زمان های افت و خیز rise time - و fall - time ایدهآل محاسبه کرد. اتلاف توان دینامیکی را میتوان به این صورت نشان داد:[5] fCLK فرکانس عامل است، Cload ظرفیت = - ظرفیت خازنی - معادل مدار است؛ VDD ولتاژ منبع تغذیه است و فاکتور فعالیت است که نشان می دهد با توجه به فرکانس عامل مدار چند بار سوئیچ - قطع و وصل - میکند.

یک سیگنال محدود - متناهی - زمان افت و خیز به ورودی یک مدار CMOS اعمال شده که منجر به اتلاف توان اتصالBکوتاه می شود. هر دوی ترانزیستورهای NMOS و PMOS که به علت زمان محدود افت و خیز سیگنال ورودی برای مدت کوتاهی هم زمان هدایت - رسانش - می کنند، مسیر جریان مستقیمی بین منبع تغذیه و زمین ایجاد می کنند. برای یک اینورتر - واگردان، وارونگر - CMOS متقارن با بار خازنی خیلی کوچک، که VTn=VTp=VT و kn=kp=k و ورودی با یک شکل موج با rise fall مشخص می شود، می توان اتلاف توان اتصال کوتاه را به این صورت نشان داد:[5] اتلاف توان اتصالBکوتاه به زمان افت و خیز سیگنال ورودی بستگی دارد. دو مولفه ی جریان نشتی در مدارCMOS ،جریان نشتی معکوس و جریان نشتی زیر آستانه هستند که به ترتیب در شکلهای 1 و 2 نشان داده میشوند.

-3 مشکلات طراحی توان پایین

وقتی پیوند P-N بین درین و بالک - حجم - ترانزیستور بهطور معکوس با دیود معکوس بایاس شود، نشت رخ می دهد. جریان نشتی معکوس پیوند P-N به این صورت نشان داده میشود:[5] معادله ی - 1 - نشان می دهد که اتلاف توان دینامیک متوسط متناسب با V2DD است. با کم کردن ولتاژ منبع، اتلاف توان را می توان کاهش داد. هم چنین با کاهش Cload و fCLK می توان اتلاف توان دینامیکی را کاهش داد. ولی کاهش Cload بدون کم کردن سایز دستگاه و اتصالات داخلی دشوار است. اگر fCLKرا کاهش دهیم بر روی توان عملیاتی - توانش زمانی، سرعت انتقال - اثر معکوس خواهد داشت.

هرچند با استفاده از روشهای ساختاری مثل پردازش موازی و خط لوله ای کردن با کاهش fCLK توان عملیاتی حفظ می شود. ولی با استفاده از این روش اورهد سخت افزار افزایش می یابد. کاهش منبع تغذیه در کم کردن اتلاف توان بسیار موثر است، ولی تاخیر انتشار را افزایش می دهد.[4] اگر منبع تغذیه کوچک شود در حالیکه سایر پارامترها ثابت باقی بمانند، تاخیر انتشار زیاد خواهد شد.

تاخیر انتشار یک اینورتر - واگردان - CMOS را میتوان به این صورت تقریب زد:[5] - 6 - = Cload ظرفیت بار مدار، = VDD ولتاژ منبع تغذیه، =VT ولتاژ آستانهی ماسفت است.  از رابطه - 6 - دیده می شود که با نزدیک شدن VDD به VT مقدار P افزایش مییابد. هرچند با کم شدن ولتاژ منبع تغذیه اتلاف توان دینامیکی کاهش می یابد[6] ، ولی افزایش تاخیر اجتناب ناپذیر است. - مقدار - تاخیر انتشار برای مدار اینورتر - وارونگر - CMOS را می توان به صور تقریبی به صورت زیر نشان داد:[5]

-4 کاهش توان با استفاده از تکنیک MTCMOS

در تکنیک مدار MTCMOS برای کاهش اتلاف توان از ترانزیستورهای ولتاژ آستانه پایین و آستانه بالا مورد استفاده قرار میگیرد. طرح تکنیک دریچه بندی توان با استفاده از MTCMOS در شکل 4 نشان داده می شود. از ترانزیستورهای ولتاژ آستانه پایین که سریع هستند و جریان نشتی زیر آستانه ی بالایی دارند برای پیادهسازی مدار منطقی استفاده میشود.ترانزسیتورهای ولتاژ آستانه بالا برای جدا کردن ترانزیستورهای ولتاژ آستانه پایین از منبع و زمین در حالت - ذخیره - standby، برای پیشگیری از اتلاف نشتی مورد استفاده قرار میگیرند.

-5 ویژگیهای اصلی MTCMOS

اگر ولتاژ منبع تغذیه کم شود در حالیکه سایر متغیرها ثابت نگه داشته شوند، زمان تاخیر انتشار افزایش خواهد یافت. شکل 3 تغییر تاخیر انتشار یک اینورتر - واگردان - CMOS را به صورت تابعی از VDD نشان می دهد که ولتاژهای آستانه ی NMOS و PMOS به ترتیب 0.8 ولت و -0.8 ولت هستند. این تکنولوژی دو ویژگی اصلی دارد. یکی اینست که برای مدیریت کارامد توان، دو حالت عملیاتی دارد، "فعال" و "خواب". دیگری اینکه ماسفت کانال N و کانالP با دو ولتاژ آستانهی متفاوت در یک تراشه مورد استفاده قرار میگیرند.

- عبارت - تاخیر انتشار - 7 - به وضوح نشان می دهد که اگر ولتاژ آستانه ی ترانزیستور کاهش یابد ، اثر منفی کاهش ولتاژ منبع تغذیه بر روی تاخیر می تواند جبران شود. البته این روش محدودیت دارد چرا که ولتاژ آستانه نمی تواند به اندازه ی یکسان با ولتاژ منبع اندازه گیری شود. وقتی بطور خطی مقیاس بندی شود، ولتاژهای آستانه ی کاهش یافته به مدار این امکان را می دهند که در یک VDD کمتر، سرعت و کارایی یکسانی داشته باشد. باید توجه شود که روش کاهش ولتاژ آستانه محدودیت هایی به دلیل نگرانی درمورد - حاشیه ی - نویز و هدایت زیر آستانه دارد. ولتاژ آستانه ی کوچک تر منجر به حاشیه ی نویز کمتر برای مدار های منطقی CMOS می شود.